從晶圓測(cè)試角度來(lái)看，使小芯片（Chiplet）成為主流技術(shù)所面臨的最大挑戰(zhàn)是什么？

由于測(cè)試芯片的復(fù)雜性和覆蓋范圍的原因，單個(gè)小芯片對(duì)復(fù)合材料成品率下降的影響正在為晶圓測(cè)試帶來(lái)新的性能要求。從測(cè)試的角度來(lái)看，使小芯片成為主流技術(shù)取決于確保以合理的測(cè)試成本獲得“足夠好的模具”

在異構(gòu)集成系統(tǒng)中，由于單個(gè)小芯片而導(dǎo)致的復(fù)合成品率下降的影響，就晶圓復(fù)雜度和測(cè)試復(fù)雜性而言，為晶圓測(cè)試帶來(lái)了新的性能要求。從測(cè)試的角度來(lái)看，使小芯片成為主流技術(shù)取決于確保以合理的測(cè)試成本獲得“足夠好的模具”。

晶圓級(jí)測(cè)試在小芯片制造過(guò)程中扮演著至關(guān)重要的角色。以HBM（高帶寬內(nèi)存）為例，它可以及早發(fā)現(xiàn)有缺陷的DRAM和邏輯芯片，以便可以在復(fù)雜而昂貴的堆疊階段之前將其刪除。堆疊后晶圓的進(jìn)一步測(cè)試可確保完成的堆疊在切割成獨(dú)立組件之前具有完整的功能。理想情況下，每個(gè)DRAM芯片在堆疊之前都應(yīng)進(jìn)行已知良好芯片（KGD）測(cè)試，以獨(dú)立驗(yàn)證其性能。但這在經(jīng)濟(jì)上通常是不可行的。在某些時(shí)候，測(cè)試成本超過(guò)了系統(tǒng)完成后增加的價(jià)值。 因此，需要一種平衡測(cè)試成本和未做芯片不良率檢測(cè)的測(cè)試策略，以將異構(gòu)集成引入大批量生產(chǎn)。

得益于MEMS探針卡技術(shù)的創(chuàng)新，F(xiàn)ormFactor的產(chǎn)品可以幫助客戶實(shí)現(xiàn)全流程的KGD測(cè)試（例如支持45μm柵格陣列間距微凸點(diǎn)測(cè)試的Altius?探針卡，用于高速HBM和Interposer插入連接器的良品率驗(yàn)證），并且可以接受有限的測(cè)試成本（例如SmartMatrix?探針卡，通過(guò)同時(shí)測(cè)試300mm晶圓上的數(shù)千個(gè)芯片，大大降低了每個(gè)芯片的測(cè)試成本）。 最終，我們?cè)谛⌒托酒圃爝^(guò)程的每個(gè)階段獲得有關(guān)產(chǎn)品性能和成品率的更多信息，從而幫助客戶降低總體制造成本。

審核編輯：湯梓紅