高帶寬Chiplet互連的技術(shù)、挑戰(zhàn)與解決方案

引言

人工智能(AI)和機器學(xué)習(xí)(ML)技術(shù)的需求正以驚人的速度增長，遠超摩爾定律的預(yù)測。自2012年以來，AI計算需求以每年4.1倍的速度指數(shù)增長，為半導(dǎo)體制程縮放和集成帶來重大挑戰(zhàn)。為應(yīng)對這些需求，業(yè)界采用了基于Chiplet的設(shè)計方法，將較大系統(tǒng)分解為更小、更易于管理的組件，這些組件可以分別制造并通過先進封裝技術(shù)進行集成[1]。

先進封裝技術(shù)

先進封裝技術(shù)可以大致分為2D、2.5D和3D方法。2.5D集成技術(shù)，包括晶圓級芯片堆疊(CoWoS)和集成扇出型封裝(InFO)，在高性能計算應(yīng)用中獲得了顯著發(fā)展。

圖1：臺積電3D Fabric技術(shù)組合，展示了包括CoWoS、SoIC和InFO平臺在內(nèi)的各種封裝選項，滿足不同集成需求。

CoWoS技術(shù)提供三種主要變體：

1. CoWoS-S：采用硅中介層實現(xiàn)密集金屬布線

2. CoWoS-R：在有機中介層中使用重布線層

3. CoWoS-L：結(jié)合-R和-S兩種方案的優(yōu)勢

InFO平臺已從移動應(yīng)用發(fā)展到高性能計算，提供多種選項，包括局部硅橋接和嵌入式去耦電容，以實現(xiàn)更好的供電性能。

芯片間互連應(yīng)用

芯片封裝的演進帶來了各種凸點間距縮放選項，從傳統(tǒng)MCM封裝(110-130μm間距)到先進的2.5D封裝(40μm間距)和3D集成(9μm或更小間距)。

圖2：凸點間距縮放視角，展示了從MCM到先進封裝技術(shù)的演進，隨著間距減小帶寬密度不斷提高。

現(xiàn)代Chiplet系統(tǒng)中使用不同的互連技術(shù)服務(wù)于不同目的：

計算到計算及IO連接使用UCIe PHY

計算到內(nèi)存連接使用HBM PHY

計算到SRAM連接通過3D堆疊實現(xiàn)

IO chiplet到外部IO使用XSR-SerDes

圖3：芯片間互連應(yīng)用，展示了計算芯片、內(nèi)存和IO組件之間的不同類型連接。

設(shè)計考慮和挑戰(zhàn)

通道優(yōu)化在實現(xiàn)最佳信號完整性和可布線性方面發(fā)揮關(guān)鍵作用。設(shè)計人員必須平衡各種因素，包括介電層厚度、金屬間距、層厚度和過孔封裝規(guī)則。

圖4：通道可布線性和信號完整性優(yōu)化，展示了中介層子部分設(shè)計和相應(yīng)的信號完整性測量。

供電代表另一個關(guān)鍵挑戰(zhàn)，尤其是在電流密度不斷增加的情況下。現(xiàn)代解決方案包含多級去耦電容：

圖5：供電網(wǎng)絡(luò)的去耦電容策略，展示了不同類型電容及其在系統(tǒng)中的布置。

未來趨勢和發(fā)展

業(yè)界持續(xù)追求更高的帶寬密度和能源效率。技術(shù)制程縮放在實現(xiàn)這些改進方面發(fā)揮核心作用。

圖6：技術(shù)和帶寬縮放趨勢，展示了數(shù)據(jù)速率、凸點間距和制程節(jié)點之間的關(guān)系。

對于更大規(guī)模集成，晶圓級封裝變得越來越重要。這種方法允許超越傳統(tǒng)光罩尺寸限制的集成。

圖7：晶圓級系統(tǒng)擴展示意圖，展示了多個Chiplet和HBM內(nèi)存在晶圓級系統(tǒng)中的集成。

結(jié)論

高帶寬Chiplet互連是下一代計算系統(tǒng)的核心技術(shù)。通過仔細(xì)考慮封裝技術(shù)、互連架構(gòu)和設(shè)計優(yōu)化，這些系統(tǒng)能夠為要求嚴(yán)格的AI和ML應(yīng)用提供所需的性能。隨著行業(yè)不斷發(fā)展，供電、散熱和系統(tǒng)集成方面的新挑戰(zhàn)將推動該領(lǐng)域的進一步創(chuàng)新。

參考文獻

[1] S. Li, M. Lin, W. Chen and C. Tsai, "High-bandwidth Chiplet Interconnects for Advanced Packaging Technologies in AI/ML Applications: Challenges and Solutions," IEEE Open Journal of the Solid-State Circuits Society, 2024, doi: 10.1109/OJSSCS.2024.3506694