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• 魏少軍教授談IC設(shè)計總體發(fā)展

  統(tǒng)計涉及的集成電路設(shè)計企業(yè)數(shù)量為3451家，比上年的3243家，多了208家。設(shè)計企業(yè)數(shù)量的增速進一步下降。這些增加的企業(yè)中應(yīng)該有相當部分屬于已有企業(yè)異地發(fā)展的結(jié)果，實際增加的新的設(shè)計公司的數(shù)量不多。...

  513次閱讀 · 0評論 集成電路ICIC設(shè)計eda魏少軍
  

• IC設(shè)計需要什么樣的IP和EDA工具支持？

  隨著全球集成電路行業(yè)整體的景氣度的提升，IC設(shè)計市場也保持著快速發(fā)展的趨勢。隨著先進工藝節(jié)點不斷演進，晶體管尺寸在不斷逼近物理極限；而以ChatGPT為代表的語言大模型對芯片算力的要求不斷上漲，也在刺激著AI芯片用Chiplet等更先進的封裝來突破摩爾定律，實現(xiàn)更優(yōu)PPA。...

  1797次閱讀 · 0評論 處理器IC設(shè)計edaIOTAI芯片

• 3D視角的集成電路設(shè)計新思路

  EDA工具需要具備多版圖網(wǎng)絡(luò)優(yōu)化的能力，即能夠在一個空間內(nèi)，同時優(yōu)化多個版圖之間的網(wǎng)絡(luò)連接，多個版圖以虛擬堆疊的形式位于空間的不同Storey。...

  590次閱讀 · 0評論 集成電路摩爾定律IC設(shè)計麒麟980
  

• 現(xiàn)代電子集成技術(shù)剖析：集成的尺度和維度

  針對現(xiàn)有的硅基晶體管而言，大致受兩個因素的制約，一個是晶體管內(nèi)最小的結(jié)構(gòu)寬度，另一個是晶體管自身所占的面積（體積）。...

  623次閱讀 · 0評論 集成電路gpseda晶體管無源器件
  

• 使用先進工藝的芯片設(shè)計成本是多少

  芯片開發(fā)成本的估算非常復雜，因為這些數(shù)字受到多種因素影響。早在2018年，IBS發(fā)布的數(shù)據(jù)將5納米芯片的成本定為5.422億美元，這樣的估算可能不再準確，因為芯片設(shè)計和制造的方式已經(jīng)發(fā)生了巨大變化。...

  538次閱讀 · 0評論 芯片芯片設(shè)計eda人工智能機器學習
  

• 芯片開發(fā)到底有多難？芯片設(shè)計的四個步驟

  由于導線本身存在的電阻，相鄰導線之間的互感,耦合電容在芯片內(nèi)部會產(chǎn)生信號噪聲，串擾和反射。這些效應(yīng)會產(chǎn)生信號完整性問題，導致信號電壓波動和變化，如果嚴重就會導致信號失真錯誤。...

  7034次閱讀 · 0評論 asic電路板芯片設(shè)計eda時鐘樹
  

• 芯片設(shè)計到底難在哪里？

  在這五年中，通過與數(shù)以百計的芯片公司客戶以及廠商的探討交流、實踐與協(xié)作，摩爾精英IT/CAD業(yè)務(wù)不斷升級迭代，突破了之前一個封閉的芯片公司內(nèi)部IT管理視角的局限性，而是能從行業(yè)發(fā)展的視角來看待IT/CAD這個支持性職能的發(fā)展路徑。...

  568次閱讀 · 0評論 芯片eda晶圓制造半導體行業(yè)摩爾精英
  

• 芯片封裝：向上堆疊，翻越內(nèi)存墻

  AMD 在代號 Milan-X 的 EPYC 7003X 系列處理器上應(yīng)用了第一代 3D V-Cache 技術(shù)。這些處理器采用 Zen 3 架構(gòu)核心，每片 Cache（L3 Cache Die，簡稱 L3D）為 64MB 容量，面積約 41mm2，采用 7nm 工藝制造...

  785次閱讀 · 0評論 處理器amdgpusram芯片封裝
  

• 一顆芯片設(shè)計成型的主要四個部分

  時序分析和驗證時出現(xiàn)的錯誤可能需要反復重做前面幾步才能解決，是一個多次迭代優(yōu)化的過程。 下面我來仔細介紹一下這六個步驟。...

  1116次閱讀 · 0評論 asicIC設(shè)計芯片設(shè)計測試封裝
  

• IC設(shè)計：clock-gating綜合實現(xiàn)方案

  當CK為0時，ECK 恒定為0， q值為E：如果E為1，則q為1，如果E為0，則q為0。 當CK為1時，ECK 恒定為q(n)，即對應(yīng)的上一次CK為0時，鎖存的E值。 因此最終的效果就是，只要E配置成了0，那么ECK會在CK的下降沿跳變成0，隨后只要E保持為0，那么ECK一直為0。...

  1674次閱讀 · 0評論 asic寄存器IC設(shè)計波形圖
  

• 聊聊芯片設(shè)計、流片那些事

  晶圓廠每年都會有固定的幾次MPW機會，叫Shuttle （班車），到點即發(fā)車，是不是非常形象不同公司拼Wafer，得有個規(guī)則，MPW按SEAT來鎖定面積，一個SEAT一般是3mm*4mm的一塊區(qū)域，一般晶圓廠為了保障不同芯片公司均能參與MPW，對每家公司預定的SEAT數(shù)目會限制（其實SEAT多成本就...

  1994次閱讀 · 0評論 MPW芯片設(shè)計光刻半導體芯片
  

• 漫談芯片制造與封裝技術(shù)

  華為麒麟9905G的芯片面積約113平方毫米，片12英寸硅片上大約可生產(chǎn)600顆芯片。每顆芯片上大約集成了103億只晶體管。...

  481次閱讀 · 0評論 芯片芯片設(shè)計封裝技術(shù)晶體管芯片制造
  

• 芯片設(shè)計測試中scan和bist的區(qū)別

  Scan stitching 是把上一步中得到的Scan DFF的Q和SI連接在一起形成scan chain。在芯片的頂層有全局的SE信號，以及scan chain的輸入輸出信號：SI 和 SO。通過scan chain的連續(xù)動作，就可以把問題從對復雜時序電路的測試轉(zhuǎn)化成測試組合電路。...

  4243次閱讀 · 0評論 芯片寄存器芯片設(shè)計BISTScan
  

• 高級數(shù)字IC設(shè)計之灰度轉(zhuǎn)二值化設(shè)計

  這是一個能夠成功上板實現(xiàn)的灰度轉(zhuǎn)二值的 Verilog 程序設(shè)計，詳細的數(shù)據(jù)延時與信號延時如下所示...

  391次閱讀 · 0評論 IC設(shè)計RGBVerilog語言
  

• IC設(shè)計：寄存器寫保護的以一種實現(xiàn)方式

  在軟件硬件交互的過程中，通常需要軟件（host）對特定地址的寄存器進行寫操作，告之硬件進行特定的處理流程。...

  789次閱讀 · 0評論 寄存器IC設(shè)計RAMPCIe接口
  

• eda技術(shù)常用的輸入方法 eda的發(fā)展的三個階段

  從20世紀50年代開始，EDA的第一個階段是元器件計算，最初設(shè)計工具通常是一些單獨的計算程序，用于計算電路中電容、電感和電阻等元器件的數(shù)值。...

  1377次閱讀 · 0評論 電阻元器件電感EDAPCB

• 國產(chǎn)EDA“夾縫”生存 集成電路設(shè)計和制造流程

  EDA有著“芯片之母”稱號，一個完整的集成電路設(shè)計和制造流程主要包括工藝平臺開發(fā)、集成電路設(shè)計和集成電路制造三個階段，三個設(shè)計與制造的主要階段均需要對應(yīng)的EDA工具作為支撐。...

  2389次閱讀 · 0評論 集成電路IC設(shè)計西門子eda芯片封裝
  

• 芯片架構(gòu)計算任務(wù)改變對計算架構(gòu)的需求

  漸進式改進與性能的巨大飛躍相結(jié)合，雖然這些改進將計算和分析能力提升到全新水平，但也需要全新的權(quán)衡考慮。這些變革的核心在于高度定制的芯片架構(gòu)，芯片是在最先進的工藝節(jié)點開發(fā)的。...

  1124次閱讀 · 0評論 傳感器芯片內(nèi)存光刻人工智能
  

• IC設(shè)計：軟硬件交互-polling方式

  在芯片設(shè)計中，常常有這樣的應(yīng)用場景。硬件給軟件傳遞消息，軟件通過polling的方式獲取。在我們的案例中，我們約定，硬件每次都上送128bit的數(shù)據(jù)。...

  720次閱讀 · 0評論 寄存器數(shù)據(jù)傳輸芯片設(shè)計
  

• EMC之電磁屏蔽讀書筆記

  電磁輻射有兩個必要條件：天線；有交變電流流過天線。...

  1425次閱讀 · 0評論 衰減器電磁波電磁場交變電壓EMC兼容
  
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