Zynq PS / PL 第四篇：Adam Taylor MicroZed系列之 24

了解Zynq PS / PL接口之后；到目前為止，我們已經(jīng)分析了Zynq All Programmable SoC芯片中的PS （處理器系統(tǒng)）與PL（可編程邏輯）之間的接口。我們已經(jīng)使用Vivado設計套件創(chuàng)建了簡單的外設，使用SDK與新外設連接，并且可以在外設上運行自檢程序。但我們創(chuàng)建的外設功能不超過四個可讀取和寫入的寄存器。實際上，我們需要外設執(zhí)行一些有效的功能。

我們將再次使用Vivado為這個外設添加實際的功能。

首先需要打開Vivado項目和框圖，其中包含我們已創(chuàng)建的外設。右鍵點擊“Peripheral”，選擇“Edit IP Packager ”選項。隨后IP Packager窗口將打開，可編輯和更新外設。

除Package IP 外設窗口外，這個窗口與標準項目流窗口相似。在設計源窗口下方有兩個在外設創(chuàng)建過程中創(chuàng)建的文件。

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這些文件被命名為：
Adams_Peripheral_v1_0.vhd - 頂級架構文件，利用該文件可定義退出該模塊的用戶I/O。

Adams_Peripheral_V1_0_S00_AXI.vhd - RTL文件，其中包含函數(shù)AXI接口，包括初始創(chuàng)建的四個寄存器。

這兩個文件中包括用戶代碼將插入地址的注解：

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在這個例子中，我將介紹使用第一個寄存器作為控制寄存器。這個寄存器當中的特定位定義是否將寄存器2和3的目錄進行相加、相減或相乘運算。運算結果將存儲在第四個寄存器中。我們將設置與微處理器相關的第四個寄存器為只讀狀態(tài)，以確保微處理器不會影響運算結果。此外，如果激活控制寄存器，外圍將生成一個中斷。

定義中的第一步是聲明四個寄存器，第3個寄存器為輸出寄存器，最后1個寄存器為輸入寄存器。（在這個步驟時我們可實現(xiàn)這一功能，但目前我正在頂層操作演示實現(xiàn)更復雜功能所需要的步驟） 。

同時，我也編輯這個文件為只讀文件，以防止處理器寫入第四個寄存器。

在頂層文件我在該架構創(chuàng)建一個中斷輸出并添加簡單功能代碼以執(zhí)行我們所要的操作。

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在所有必要的用戶VHDL語言完成添加后，我處理該項目以確保在Vivado內打包IP并返回至項目前不會出現(xiàn)錯誤。但在打包器打包IP前，我增加IP版本號以表示代碼變更。點擊“re-package”將運行打包器，并關閉項目，返回至初始Vivado項目。

返回使用該外設的項目中，可以運行IP狀態(tài)報告（Tools - >Reports - >Report IP status），顯示在設計中所使用的更新版本。

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在將項目導出至SDK前，需要重新構建項目。在SDK內，可使用之前使用的同一功能對這個外設進行寫入和讀取。但測試過程中最后一個寄存器不能寫入時，自檢程序將失敗。

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第一個測試是使用寄存器0中的命令1相加寄存器2和3內的目錄：

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在第二次測試中，我們使用寄存器0中的命令2將寄存器2和3內的目錄相乘：

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在最后的測試中，我們使用寄存器0中的命令3將寄存器2內的目錄減去寄存器3的目錄：

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所有這些測試都使用輪詢的方法。由于這些運算屬于簡單的加、減、乘函數(shù)，可在一個時鐘周期內完成。但更復雜的多周期函數(shù)運算需要使用中斷，我們將在另外的文章中說明。