在PLD開發(fā)中提高VHDL的綜合質(zhì)量

關(guān)鍵詞 電子設(shè)計自動化 可編程邏輯器件 硬件描述語言 邏輯綜合

引言

　　隨著計算機與微電子技術(shù)的發(fā)展,電子設(shè)計自動化EDA（Electronic Design Automation）和可編程邏輯器件PLD（Programmable Logic Device）的發(fā)展都非常迅速,熟練地利用EDA軟件進行PLD器件開發(fā)已成為電子工程師必須掌握的基本技能。先進的EDA工具已經(jīng)從傳統(tǒng)的自下而上的設(shè)計方法改變?yōu)樽皂斚蛳碌脑O(shè)計方法,以硬件描述語言HDL（Hardware Description Language）來描述系統(tǒng)級設(shè)計,并支持系統(tǒng)仿真和高層綜合。ASIC（Application Specific Integrated Circuit）的設(shè)計與制造,電子工程師在實驗室就可以完成,這都得益于PLD器件的出現(xiàn)及功能強大的EDA軟件的支持。現(xiàn)在應(yīng)用最廣泛的高密度PLD器件主要是現(xiàn)場可編程門陣列FPGA（Field Programmable Gate Array）和復(fù)雜可編程邏輯器件CPLD（Complex Programmable Logic Device）。

　　EDA軟件方面,大體可以分為兩類：

　　① ?PLD器件廠商提供的EDA工具。較著名的如：Altera公司的 Max+plus II和Quartus II、Xilinx公司的Foundation Series、Latice-Vantis公司的ispEXERT System。

　?、? 第三方專業(yè)軟件公司提供的EDA工具。常用的綜合工具軟件有：Synopsys公司的FPGA Compiler II、Exemplar Logic公司的LeonardoSpectrum、Synplicity公司的Synplify。第三方工具軟件是對CPLD/FPGA生產(chǎn)廠家開發(fā)軟件的補充和優(yōu)化,如通常認(rèn)為Max+plus II和Quartus II對VHDL/Verilog HDL邏輯綜合能力不強,如果采用專用的HDL工具進行邏輯綜合,會有效地提高綜合質(zhì)量。

1? PLD器件的開發(fā)

　　CPLD/FPGA設(shè)計越來越復(fù)雜,使用硬件描述語言設(shè)計可編程邏輯電路已經(jīng)成為大勢所趨,目前最主要的硬件描述語言是：VHDL(Very High Speed Integrated Circuit HDL)和Verilog HDL。兩種語言都已被確定為IEEE標(biāo)準(zhǔn)。

　　用VHDL/Verilog HDL語言開發(fā)可編程邏輯電路的完整流程為：

　?、? 文本編輯。用任何文本編輯器都可以,但通常在專用的HDL編輯環(huán)境中進行。因為專業(yè)的集成開發(fā)環(huán)境通常提供各種結(jié)構(gòu)模板,并且可以自定義各種要素（例如關(guān)鍵字、字符串、注釋等）的色彩顯示,提高可讀性,提高輸入效率。

　?、? 功能仿真。將文件調(diào)入HDL仿真軟件進行功能仿真,檢查邏輯功能是否正確。

　　③? 邏輯優(yōu)化與綜合。將源文件調(diào)入邏輯綜合軟件進行邏輯分析處理,即將高層次描述（行為或數(shù)據(jù)流級描述）轉(zhuǎn)化為低層次的網(wǎng)表輸出（寄存器與門級描述）,邏輯綜合軟件會生成EDIF（Electronic Design Interchange Format）格式的EDA工業(yè)標(biāo)準(zhǔn)文件。這步在PLD開發(fā)過程中最為關(guān)鍵,影響綜合質(zhì)量的因素有兩個,即代碼質(zhì)量和綜合軟件性能。

　?、? 適配與分割。如果整個設(shè)計超出器件的宏單元或I/O單元資源,可以將設(shè)計劃分到多片同系列的器件中。

　?、??裝配或布局布線。將EDIF文件調(diào)入PLD廠家提供的軟件中進行裝配（對于CPLD）或布局布線（對于FPGA）,即將設(shè)計好的邏輯寫入CPLD/FPGA器件中。

　　⑥? 時序仿真。即延時仿真,由于不同器件、不同布局布線,給延時造成的影響不同,因此對系統(tǒng)進行時序仿真,檢驗設(shè)計性能,消除競爭冒險是必不可少的步驟。

　　利用VHDL語言進行PLD設(shè)計開發(fā)的基本流程如圖1所示。如果選用Altera公司CPLD器件作為目標(biāo)器件,上述過程可以在Altera公司提供的 Max+plus II或Quartus II集成開發(fā)環(huán)境中完成,但如果選用專用的EDA綜合工具作為補充,完成邏輯優(yōu)化與綜合,設(shè)計質(zhì)量會更好。第三方綜合軟件的主要功能就是對HDL語言的源文件進行邏輯綜合,生成.edf的EDA工業(yè)標(biāo)準(zhǔn)文件,然后在PLD廠家提供的開發(fā)軟件中調(diào)入.edf文件,進行編譯、仿真、器件編程等過程,最終完成整個設(shè)計。針對Altera公司CPLD器件,我們選用Quartus II + LeonardoSpectrum的EDA組合開發(fā)方式,更重要的是,廣大學(xué)習(xí)愛好者可以在www.altera.com網(wǎng)站免費獲得。下面對兩款軟件作簡要介紹。

圖1? 用VHDL語言開發(fā)PLD器件流程圖

2? Quartus II軟件的應(yīng)用

　　Quartus II是Altera公司的第四代可編程邏輯器件集成開發(fā)環(huán)境,提供從設(shè)計輸入到器件編程的全部功能。 Quartus II可以產(chǎn)生并識別EDIF網(wǎng)表文件、VHDL網(wǎng)表文件和Verilog HDL網(wǎng)表文件,為其它EDA工具提供了方便的接口;可以在Quartus II集成環(huán)境中自動運行其它EDA工具。

　　利用Quartus II軟件的開發(fā)流程可概括為以下幾步：設(shè)計輸入、設(shè)計編譯、設(shè)計定時分析、設(shè)計仿真和器件編程。

　?。?）? 設(shè)計輸入

　　Quartus II軟件在File菜單中提供“New Project Wizard…”向?qū)?引導(dǎo)設(shè)計者完成項目的創(chuàng)建。當(dāng)設(shè)計者需要向項目中添加新的VHDL文件時,可以通過“New”選項選擇添加。

　?。?）? 設(shè)計編譯

　　Quartus II編譯器完成的功能有：檢查設(shè)計錯誤、對邏輯進行綜合、提取定時信息、在指定的Altera系列器件中進行適配分割,產(chǎn)生的輸出文件將用于設(shè)計仿真、定時分析及器件編程。

　?、? 首先確定軟件處于Compile Mode,可以通過Processing菜單進行選擇。

　　②? 在Processing菜單中選擇Compiler Settings項,如圖2所示。可以進行器件選擇、模式設(shè)定、綜合和適配選項設(shè)定及設(shè)計驗證等。

圖2? 編譯器設(shè)定對話框

　?、? 單擊Processing菜單下的“Start Compilation” 項,開始圖3過程。

　?、? 查看編譯結(jié)果。如圖3所示,我們可以得到詳細(xì)的編譯報告。

圖3? 編譯報告窗口

　?。?）? 設(shè)計定時分析

　　單擊Project菜單下的“Timing Settings…”選項,可以方便地完成時間參數(shù)的設(shè)定。Quartus II軟件的定時分析功能在編譯過程結(jié)束之后自動運行,并在編譯報告的Timing Analyses文件夾中顯示,如圖3所示。其中我們可以得到最高頻率fmax、輸入寄存器的建立時間tSU、引腳到引腳延遲tPD、輸出寄存器時鐘到輸出的延遲tCO和輸入保持時間tH等時間參數(shù)的詳細(xì)報告,從中可以清楚地判定是否達到系統(tǒng)的定時要求。

　?。?）? 設(shè)計仿真

　　Quartus II軟件允許設(shè)計者使用基于文本的向量文件（.vec）作為仿真器的激勵,也可以在Quartus II軟件的波形編輯器中產(chǎn)生向量波形文件（.vwf）作為仿真器的激勵。波形編輯方式與MAX+PLUS II軟件的操作相似。在Processing菜單下選擇“Simulate Mode”選項進入仿真模式,選擇“Simulator Settings…”對話框進行仿真設(shè)置。在這里可以選擇激勵文件、仿真模式（功能仿真或時序仿真）等,單擊“Run Simulator ”即開始仿真過程。

　?。?）? 器件編程

　　設(shè)計者可以將配置數(shù)據(jù)通過MasterBlaster或ByteBlasterMV通信電纜下載到器件當(dāng)中,通過被動串行配置模式或JTAG模式對器件進行配置編程,還可以在JTAG模式下給多個器件進行編程。利用Quartus II軟件給器件編程或配置時,首先需要打開編程器（在New菜單選項中選擇打開Chain Description File）,在編程器中可以進行編程模式設(shè)置（Mode下拉框）、硬件配置（Programming Hardware對話框）及編程文件選擇（Add File…按鈕）,將以上配置存盤產(chǎn)生.cdf文件,其中存儲了器件的名稱、器件的設(shè)計及硬件設(shè)置等編程信息。當(dāng)以上過程正確無誤后,單擊Start按鈕即可開始對器件進行編程配置。

3? LeonardoSpectrum軟件的應(yīng)用

　　LeonardoSpectrum是Mentor Graphics的子公司Exemplar Logic的專業(yè)VHDL/Verilog HDL綜合軟件,簡單易用,可控性較強,可以在LeonardoSpectrum中綜合優(yōu)化并產(chǎn)生EDIF文件,作為QuartusII的編譯輸入。該軟件有三種邏輯綜合方式：Synthesis Wizard（綜合向?qū)В?、Quick Setup（快速完成）、Advanced FlowTabs（詳細(xì)流程）方式。三種方式完成的功能基本相同。Synthesis Wizard方式最簡單,Advanced FlowTabs方式則最全面,該方式有六個選項單,如圖4所示,分別完成以下功能：器件選擇、設(shè)計文件輸入、約束條件指定、優(yōu)化選擇、輸出網(wǎng)表文件設(shè)置及選擇調(diào)用布局布線工具。

圖4? LeonardoSpectrum軟件Advanced FlowTabs界面

　　以上每步操作都提供相應(yīng)的幫助,簡單明了。需要注意的是,在輸入設(shè)計文件時要正確排列文件的次序,將底層文件放在前面,頂層文件放到后面,這樣LeonardoSpectrum軟件才能正確地建立數(shù)據(jù)信息庫。綜合完成后,可以將輸出網(wǎng)表文件 （.EDF）作為MAX+PLUS II或Quartus II的設(shè)計輸入文件,再完成編譯、仿真、定時分析和器件編程等步驟,完成整個系統(tǒng)的設(shè)計過程。

4? VHDL編碼方式對綜合質(zhì)量的影響

　　VHDL語言支持全部的仿真功能,但并不是全部可綜合的。VHDL程序的許多硬件描述和仿真結(jié)構(gòu)沒有對應(yīng)的數(shù)字電路來實現(xiàn),還有些描述在理論上可以映射為對應(yīng)的數(shù)字電路,但是卻不能保證其精確性,比如延時模型。隨著綜合算法技術(shù)水平的提高,針對某些寄存器傳輸級RTL（Register Transfer Level）電路描述可以進行有效的優(yōu)化,但是對于更普遍的電路描述這還不夠,因此綜合結(jié)果是否滿足給定的時間約束條件和面積約束條件,還取決于VHDL編碼方式。下面給出幾點經(jīng)驗,相信對提高綜合質(zhì)量有所幫助與啟發(fā)。

　　（1）? 資源共享

　　例如下面的兩段代碼中,（A）需要2個加法器,而完成同樣的功能,略做修改;（B）只需要1個加法器,有效地減少了使用面積。

　　適當(dāng)?shù)乩脠A括號進行重新組合,有時也可以實現(xiàn)資源的共享。如下面兩段代碼（C）和（D）,（D）中輸入信號b和c即可實現(xiàn)加法器的共享。

　?。?）? 使用帶范圍限制的整數(shù)

　　在VHDL中無約束整數(shù)的范圍是-2147483647～+2147483647。這意味著至少需要32位來表示,但通常這會造成資源的浪費,有些綜合軟件會自動優(yōu)化,但所消耗的時間是相當(dāng)可觀的。因此,如果不需要全范圍的整型數(shù)據(jù),最好指定范圍,例如：

　　signal small_int : integer range 255 downto 0 ;
　　small_int在本例中只需要8位,而不是32位,有效地節(jié)約了器件面積。

　?。?）? 使用宏模塊

　　當(dāng)在VHDL中使用算術(shù)邏輯、關(guān)系邏輯等通用邏輯結(jié)構(gòu)時,多數(shù)EDA開發(fā)軟件及專用綜合工具通常包含針對特定工藝的優(yōu)化宏模塊供我們選擇,從功能上可分為時序電路宏模塊、運算電路宏模塊和存儲器宏模塊,具有很高的執(zhí)行效率,使得綜合結(jié)果面積更小、頻率更高、所需編譯時間更短。當(dāng)然,它們是針對特定工藝的,這將使VHDL程序依賴于具體的器件系列,影響移植性。

　?。?）? 高級設(shè)計優(yōu)化

　　上述幾種方法是在沒有改變其功能性的情況下進行綜合優(yōu)化的,有時候我們可以在不妨礙設(shè)計規(guī)格約束的前提下,稍微改變其功能,來提高綜合效率,參考下面兩個例子（E）和（F）。

　　在（E）中,綜合工具建立遞增計數(shù)器和完整的比較器;在（F）中,綜合工具建立遞減計數(shù)器和對于常數(shù)零的比較器。由于和常數(shù)作比較更易于實現(xiàn),且占用邏輯單元更少,因此（F）程序更高效。

　　另外,由于綜合工具只能支持VHDL的子集,為保證在綜合前后的仿真保持相同,以下語句在綜合中應(yīng)該避免使用：

　　◇ 避免使用 wait for xx ns,這種語句不會被綜合為實際的電路元件;
　　◇ 避免使用after xx ns,在綜合工具進行綜合時,會忽略after語句;
　　◇ 避免在信號和變量聲明時賦初值,因為大部分綜合工具會忽略初始化語句,如果使用初始化語句,那么綜合的結(jié)果和仿真的結(jié)果將會產(chǎn)生差異。

結(jié)語

　　功能強大的EDA開發(fā)軟件和專業(yè)的綜合工具的不斷發(fā)展,使PLD設(shè)計或ASIC 設(shè)計過程更簡單、更快捷;但是,要提高設(shè)計質(zhì)量,編程方式仍然起著至關(guān)重要的作用,需要我們在實踐中不斷摸索,積累經(jīng)驗,提高設(shè)計水平。

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