處理器封裝“膠水”技術(shù)再度興盛 封裝技術(shù)的立體演進(jìn)

英特爾未來(lái)將推出十六核心的第十二代酷睿處理器的消息（詳見(jiàn)《8+8+1架構(gòu)見(jiàn)過(guò)沒(méi)！英特爾第十二代酷睿竟抄襲ARM？》）。不過(guò)，不少小伙伴都擔(dān)心這次又是“膠水”多核，而且一提到“膠水”就感覺(jué)非常Low。實(shí)際上，在當(dāng)前的處理器市場(chǎng)，膠水已經(jīng)泛濫，而且它也沒(méi)有我們想象的那般不堪。

源于“膠水”的多核心

現(xiàn)在的我們都知道，在絕大多數(shù)情況下處理器的性能與核心數(shù)量成正比，多核“吊打”單核就是天經(jīng)地義。

然而，如何在1顆芯片里塞進(jìn)（通過(guò)封裝技術(shù)）更多核心？這個(gè)問(wèn)題曾一度困擾著整個(gè)半導(dǎo)體行業(yè)。

將時(shí)間的指針撥回到1995年P(guān)entium Pro的誕生前夜，受當(dāng)年落后制程工藝（350nm~500nm）的拖累，別說(shuō)在1顆芯片內(nèi)實(shí)現(xiàn)雙核設(shè)計(jì)，就連高速二級(jí)緩存單元都無(wú)法同時(shí)與運(yùn)算核心在1顆晶圓顆粒內(nèi)共存。

因此，當(dāng)時(shí)英特爾的解決思路是使用2顆晶圓顆粒，分別用于制造運(yùn)算核心與高速二級(jí)緩存（L2），再將它們一起封裝進(jìn)1塊CPU的基板上，最終造出了Pentium Pro。而這種將雙晶圓“膠合”在一起設(shè)計(jì)，就是“膠水雙核”概念的最早來(lái)源。

在未來(lái)的時(shí)間里，英特爾將“膠水”設(shè)計(jì)進(jìn)一步發(fā)揚(yáng)光大——先是將2個(gè)單核心整合封裝的“奔騰D”（Pentium D）雙核處理器，再到將2個(gè)雙核心整合封裝的Core 2 Quad四核處理器，“膠水”的工藝和配方不斷成熟，這種“膠合”在一起的多核處理器的表現(xiàn)也有所改善。

當(dāng)然，這種由膠水粘貼出來(lái)的多核處理器依舊飽受爭(zhēng)議，在當(dāng)年曾一度掀起了“真假雙核”和“真假四核”的討論，大體結(jié)論是“真多核”性能大多領(lǐng)先“假多核”，以至于一提到“膠水多核”大家就一臉鄙夷。

時(shí)至今日，類似的“膠水”技術(shù)仍在處理器領(lǐng)域混的風(fēng)生水起，只是它已經(jīng)不僅限于單純CPU運(yùn)算單元，而是可以“膠合”更多模塊。

“膠水”技術(shù)再度興盛

所謂的“膠水”，主要指的就是MCM （MCM-Multichip Module，多芯片模塊）技術(shù)，它能將多顆芯片和其他單元組裝在同一塊多層互連基板上，然后進(jìn)行封裝，從而形成高密度和高可靠性的微電子組件。

第一代酷睿Westmere處理器，將CPU和GPU封裝在同一塊基板內(nèi)，它們之間使用QPI總線相連

繼Pentium Pro、Pentium D和Core 2 Quad之后，英特爾還利用MCM技術(shù)先后將CPU和GPU、CPU和PCH、CPU和eDRAM緩存打包組合。

自第二代酷睿起英特爾將內(nèi)存控制器、PCI控制器、GPU全部整合進(jìn)單CPU芯片后，從第四代移動(dòng)版酷睿Haswell開(kāi)始，英特爾又將PCH南橋芯片與CPU封裝在同一塊基板內(nèi)

集成Iris核顯的28W處理器，其中較小的芯片為eDRAM緩存

AMD也沒(méi)閑著。

進(jìn)入Zen架構(gòu)時(shí)代之后，AMD在Ryzen銳龍及EPYC霄龍?zhí)幚砥魃弦惨肓薓CM技術(shù)（官方稱為CCX多核架構(gòu)），它們可以在一塊基板上封裝多個(gè)CPU Die，每個(gè)CPU Die都集成最多8核心16線程的CPU和32MB三級(jí)緩存等單元。

想擁有更多的物理核心和性能，只需搭配不同數(shù)量的CPU Die即可。

I/O die單元為14nm，CPU Die單元為10nm，同一基板上不同的Die由MCM技術(shù)膠合封裝

類似的“膠水多核”還見(jiàn)于英特爾最新的Cascade Lake-AP 48核處理器，其本質(zhì)是由兩個(gè)24核的Cascade Lake處理器通過(guò)MCM技術(shù)組合而來(lái)，也并非原生48核。

雖然在歷史上“膠水多核”的名聲非常不好，但這項(xiàng)技術(shù)在今天卻有著浴火重生的態(tài)勢(shì)。究其原因，還是摩爾定律逐漸失效，提升頻率和增加核心之路變得越發(fā)艱難。

理論上講，將CPU、GPU、緩存、I/O等控制器打包到同一塊晶圓芯片上（單片電路）最是完美，但在半導(dǎo)體工藝逐漸逼近物理極限的情況下，既想要更多核心，還要更高主頻，集成包括CPU、PCH、I/O單元、DDR內(nèi)存控制器、PCIe控制器和IF控制器在內(nèi)的所有常見(jiàn)功能模塊，成本還不能太高——純屬做夢(mèng)！

因此。在現(xiàn)有工藝的水平上，最經(jīng)濟(jì)可行的解決方案，唯有異構(gòu)MCM之路。

然而，處理器基板的面積有限，表面多顆芯片之間的通訊還存在延遲的隱患，這就需要處理器廠商優(yōu)化封裝技術(shù)，并引入更高速的總線接口。

封裝技術(shù)的立體演進(jìn)

想將不同功能模塊單元膠合在同一塊基板上看起來(lái)很容易，但現(xiàn)實(shí)情況卻是困難重重。

比如，不是所有功能模塊都需要最先進(jìn)的工藝，CPU和GPU用7nm，內(nèi)存控制器14nm就足夠了，想將這些不同工藝的芯片融合在一起，還要降低成本和保證良品率，這可不是傳統(tǒng)2D封裝技術(shù)能搞定的，于是就有了2.5D封裝技術(shù)。

在2.5D封裝技術(shù)上，知名的方案主要以臺(tái)積電的“InFO”（整合型扇出）和英特爾“EMIB”（嵌入式多芯片互連橋接）為主，前者能以較低成本的有機(jī)封裝來(lái)鏈接芯片，但在密度上不如EMIB。

此外。AMD曾在Fury X顯卡首次商業(yè)化的HBM顯存技術(shù)、新一代銳龍?zhí)幚砥?nm CPU Die和14nm I/O Die單元分離的設(shè)計(jì)，也是利用了2.5D封裝將GPU核心與HBM核心整合在一個(gè)底座上。

我們可以將以英特爾EMIB為代表的2.5D封裝技術(shù)理解為“平面版”的樂(lè)高積木，可以在一個(gè)固定大小的平面上，橫向固定不同樣式和大小的積木塊。

在處理器領(lǐng)域，這些積木塊就變成了由不同工藝打造的不同功能模塊，比如將7nm工藝的CPU、10nm的GPU、14nm的I/O單元、22nm的通訊單元等等。

EMIB的意義就在于能將不同制程的芯片組合在同一基板的封裝之中，同時(shí)它還具有正常的封裝良品率、不需要額外的工藝、設(shè)計(jì)簡(jiǎn)單等優(yōu)點(diǎn)。

英特爾和AMD攜手打造的“Kaby Lake-G”平臺(tái)處理器（整合CoffeeLake-H架構(gòu)的CPU、AMD Vega架構(gòu)的GPU以及4GB HBM2顯存）以及Stratix 10 FPGA就是EMIB技術(shù)的首次預(yù)演。

問(wèn)題來(lái)了，2.5D封裝技術(shù)可以容納多少功能模塊取決于基板大小，對(duì)于絕大多數(shù)處理器的芯片尺寸而言，空間總是不夠用的。

此時(shí)，就需要一種類似“立體版”的樂(lè)高積木了，可以像蓋樓一般將所有需要的功能模塊一層層地縱向疊加累積起來(lái)。

引領(lǐng)未來(lái)的3D封裝技術(shù)

提起芯片的堆疊，可能很多朋友都會(huì)想到智能手機(jī)——幾乎所有的新款手機(jī)都會(huì)選擇將內(nèi)存芯片覆蓋在處理器芯片上以節(jié)省主板空間，疊放還能讓處理器和內(nèi)存間的引線長(zhǎng)度最短，從而降低線路噪音、訪問(wèn)延遲、電力損耗。手機(jī)領(lǐng)域的這種內(nèi)存和處理器“疊羅漢”的設(shè)計(jì)即PoP（元件堆疊裝配），它并非3D封裝，而是“堆疊”，屬于一種多成品芯片之間的焊接技術(shù)。

真正的“3D封裝”，應(yīng)該是一種晶圓對(duì)晶圓（Wafer-On-Wafer）無(wú)凸起的鍵合（Bonding）3D IC制程技術(shù)。目前符合這一標(biāo)準(zhǔn)的技術(shù)，主要以臺(tái)積電旗下的“SoIC”，以及英特爾主推的“Foveros”的3D封裝技術(shù)為主。

先來(lái)看看臺(tái)積電的SoIC技術(shù)，它是基于CoWoS與多晶圓堆疊技術(shù)開(kāi)發(fā)的新一代創(chuàng)新封裝技術(shù)，利用硅穿孔（TSV）技術(shù)將多種不同性質(zhì)的臨近芯片整合在一起，用于結(jié)合的機(jī)密材料（號(hào)稱價(jià)值十億美元）能直接透過(guò)微小的孔隙溝通多層的芯片，在減少厚度的同時(shí)還能增加多倍以上的性能。

英特爾的Foveros技術(shù)的原理是通過(guò)TSV和微凸塊（Micro-Bumps）技術(shù)，堆疊其他的晶圓芯片和微芯片。

它可以讓只能在EMIB封裝技術(shù)中以平面分布的功能模塊縱向立體的摞在一起，在犧牲一點(diǎn)點(diǎn)厚度的前提下就可進(jìn)一步壓縮處理器基板的尺寸。

以英特爾Lakefield處理器為例，它在12mm×12mm的面積里就集成了1個(gè)10nm制程的Sunny Cove架構(gòu)CPU大核、4個(gè)10nm制程的Tremont架構(gòu)CPU小核、以及LPDDR4內(nèi)存控制器、L2和L3緩存以及Gen11 GPU單元。

Lakefield處理器和主板與簽字筆的大小對(duì)比

作為目前最高級(jí)的“膠水”，3D封裝技術(shù)能在更小尺寸的芯片里就整合更多的功能模塊。

然而，在制程工藝已逼近物理極限，異構(gòu)計(jì)算大行其道，更多不同類型的芯片需要被集成在一起的大環(huán)境下，無(wú)論SoIC還是Foveros似乎都還有所不足。

為了實(shí)現(xiàn)基于封裝技術(shù)，就能在更小尺寸的基板上打造出集成多類型小芯片的SoC系統(tǒng)級(jí)單芯片的夢(mèng)想，英特爾祭出了“終極膠水”——將2.5D封裝EMIB和3D封裝Foveros技術(shù)優(yōu)勢(shì)集于一身的“Co-EMIB”方案，它能在將多芯片橫向拼接的同時(shí)，還能在任意芯片的表面繼續(xù)疊高樓，并通過(guò)全方位互連（ODI）技術(shù)、裸片間接口（MDIO）技術(shù)和硅通孔（TSV）技術(shù)解決多芯片矩陣之間互聯(lián)通訊和延遲等問(wèn)題。

值得一提的是，AMD在推出HBM顯存產(chǎn)品，實(shí)現(xiàn)了GPU芯片和顯存芯片的2.5D整合封裝后，也即將跟進(jìn)3D封裝技術(shù)，初級(jí)目標(biāo)是將DRAM/SRAM和處理器（CPU/GPU）通過(guò)TSV（硅穿孔）的方式整合在一顆芯片中，雖然形式上與手機(jī)領(lǐng)域的PoP封裝處理器+內(nèi)存顆粒相似，但底層技術(shù)卻更加先進(jìn)。

總之，在異構(gòu)計(jì)算時(shí)代，“膠水多核”已經(jīng)不再是招人嘲笑的對(duì)象，而是一種符合歷史發(fā)展潮流的必然選擇。只是，借助封裝技術(shù)將更多芯片靈活的“打包”后，需要面臨更為嚴(yán)苛的散熱問(wèn)題，開(kāi)發(fā)人員需要更加精心地考慮系統(tǒng)的結(jié)構(gòu)（甚至影響系統(tǒng)的物理結(jié)構(gòu)和芯片的核心架構(gòu)），以適應(yīng)、調(diào)整各個(gè)熱點(diǎn)。