三星計(jì)劃背面供電網(wǎng)絡(luò)技術(shù)開發(fā)2nm芯片

據(jù)韓國(guó)電子產(chǎn)業(yè)媒體The ELec 報(bào)道稱，三星正計(jì)劃使用一種稱為背面供電網(wǎng)絡(luò) (Backside Power Delivery Network，BSPDN) 的技術(shù)來開發(fā) 2nm 芯片，該新技術(shù)上周由研究員 Park Byung-jae 在三星主辦的 SEDEX 2022 上推出。 ? 簡(jiǎn)單來說，這種方案給出了除工藝微縮和 3D 封裝外的另一個(gè)方向：開發(fā)晶圓背面。 ? Park 表示，在代工市場(chǎng)，技術(shù)正在從高 k 金屬柵極平面 FET 發(fā)展到 FinFET 再到 MBCFET 和現(xiàn)在的 BSPDN。 ?

BSPDN可以理解為Chiplet技術(shù)的演變(圖自：IMEC) ? 目前主流的 FinFET(過去被稱為 3D 晶體管)是 10nm 工藝發(fā)展過程中的關(guān)鍵芯片設(shè)計(jì)技術(shù)，采用三面包覆式的柵極設(shè)計(jì)，可以在三個(gè)側(cè)面圍起電流通道，以此減少漏電流(電子泄露)。

通過技術(shù)、材料和設(shè)備架構(gòu)的創(chuàng)新，傳統(tǒng) CMOS 技術(shù)的擴(kuò)展——導(dǎo)致單片 CMOS 單芯片片上系統(tǒng) (SOC) ——將持續(xù)到下一個(gè)十年。CMOS 縮放越來越多地得到設(shè)計(jì)技術(shù)協(xié)同優(yōu)化 (DTCO) 的補(bǔ)充，以提高系統(tǒng)的功率、性能、面積和成本 (PPAC) 。 ? 但隨著工藝發(fā)展、成本和技術(shù)復(fù)雜性的增加，到5nm甚至3nm時(shí)上述方法不再能在系統(tǒng)級(jí)提供足夠的收益，意味著 FinFET 技術(shù)已經(jīng)不夠看了。對(duì)于受到所謂內(nèi)存墻挑戰(zhàn)的數(shù)據(jù)密集型高性能應(yīng)用程序尤其如此，即無法足夠快地訪問數(shù)據(jù)，因此三星推出了四面環(huán)繞式的全柵極或 GAA 技術(shù)。 ? ?

由Chiplet演變而來的技術(shù)

他們?cè)谶@一基礎(chǔ)上添加了所謂的納米片(Nano Sheet)而不是納米線(Nano Wire)，并將該技術(shù)稱為 MBCFET。

為了進(jìn)一步優(yōu)化系統(tǒng)的 PPAC 指標(biāo)，半導(dǎo)體行業(yè)也越來越關(guān)注多芯片異構(gòu)集成解決方案，但BSPDN 與此不同，可以理解為是三星、英特爾和臺(tái)積電使用的Chiplet設(shè)計(jì)的演變。 ? Chiplet技術(shù)大家已經(jīng)比較熟悉了，它可以單獨(dú)優(yōu)化芯片上的不同功能 (使用不同的(節(jié)點(diǎn))技術(shù) )，并且可以在系統(tǒng)的子組件之間實(shí)現(xiàn)更短和更快的連接。第一個(gè)“異構(gòu)”實(shí)現(xiàn) (例如高帶寬存儲(chǔ)器 (HBM)) 主要依賴于 2.5 或 3D 小芯片方法，涉及單獨(dú)設(shè)計(jì)和處理的小芯片芯片。Die-to-die 通信主要使用標(biāo)準(zhǔn)化接口物理層 (PHY) IP 塊實(shí)現(xiàn)，將應(yīng)用限制為延遲容忍功能，例如最后一級(jí)內(nèi)存緩存。 ? Chiplet除了可以在單個(gè)芯片上應(yīng)用來自單個(gè)公司的同種工藝，還可以連接來自不同代工廠、不同工藝制造的各種芯片，顯著拓寬了異構(gòu)系統(tǒng)集成的范圍。它們也逐漸演變成不再需要中間接口 PHY 層的真正 3D-SoC，這些 3D SoC 將通過巧妙地協(xié)同設(shè)計(jì)不同的 3D 分區(qū)和實(shí)現(xiàn)直接的裸片到裸片 3D 互連來實(shí)現(xiàn)，同時(shí)將邏輯電路和內(nèi)存模塊結(jié)合在一起。 ? 用于高級(jí)計(jì)算、數(shù)據(jù)服務(wù)器或深度學(xué)習(xí)應(yīng)用的數(shù)據(jù)密集型高性能系統(tǒng)越來越受到所謂的內(nèi)存墻的影響——即不能快速訪問數(shù)據(jù)的挑戰(zhàn)。拆除內(nèi)存墻的一個(gè)有趣方法是利用3D-SoC集成。遵循3D-SoC異構(gòu)集成方法，系統(tǒng)會(huì)自動(dòng)劃分為獨(dú)立的芯片，并且可以在三維空間中同時(shí)設(shè)計(jì)和互連這些芯片。 ?

? 未來可能的高性能系統(tǒng)的抽象視圖。在有源中介層芯片上實(shí)現(xiàn)具有3D-SoC堆疊存儲(chǔ)器的高性能芯片，有源中介層芯 片作為數(shù)據(jù)網(wǎng)關(guān)，并以“2.5D”方式與本地高帶寬存儲(chǔ)器(HBM)和光收發(fā)器模塊相連接(在2021 IEDM 上展示)。 ? 利用背面互連的新方法可以提高SOC性能。當(dāng)將集成晶圓之一的背面用于供電、信號(hào)路由或兩者兼具時(shí)，可以在系統(tǒng)級(jí)實(shí)現(xiàn)進(jìn)一步的性能提升。據(jù)介紹，BSPDN與前端供電網(wǎng)絡(luò)不同，它主要利用后端;正面將具有邏輯功能，而背面將用于供電或信號(hào)路由。 ? BSPDN 作為一個(gè)概念于 2019 年在 IMEC 上首次被提出，一篇引用該技術(shù)的 2nm 論文也在 2021 年的 IEDM 上發(fā)表。IMEC的研究人員Dragomir Milojevic、Geert Van der Plas 和 Eric Beyne等人深入研究探討了迄今為止各種有前途的方法，他們?cè)?021年 IEEE國(guó)際電子器件會(huì)議(IEDM)上發(fā)表的兩篇論文中介紹了3D-SoC設(shè)計(jì)和特定電路中背面互連的優(yōu)勢(shì)。

? 作者在這篇名為“在2nm節(jié)點(diǎn)使用背面互連設(shè)計(jì)和優(yōu)化SRAM宏和邏輯(Design and optimization of SRAM macro and logic using backside interconnects at 2nm node)”的論文中提出，將供電網(wǎng)絡(luò)等功能移至芯片背面，從而解決僅使用正面造成的布線堵塞問題。據(jù)稱，與 FSPDN 相比，BSPDN 的性能可提高 44%，同時(shí)功率效率提高 30%。 ? ?

3D-SoC 設(shè)計(jì)的優(yōu)化實(shí)現(xiàn)

IMEC 高級(jí)研究員、研發(fā)副總裁兼 3D 系統(tǒng)集成項(xiàng)目總監(jiān) Eric Beyne 表示：“Chiplet涉及單獨(dú)設(shè)計(jì)和處理的Chiplet芯片。一個(gè)比較著名的例子是高帶寬存儲(chǔ)器 (HBM)—— 也就是動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器 (DRAM) 芯片的堆棧。該內(nèi)存堆棧通過接口總線連接到處理器芯片，這將它們的使用限制在容忍延遲的應(yīng)用程序中。因此，Chiplet概念永遠(yuǎn)不會(huì)允許在邏輯與快速、一級(jí)和中級(jí)緩存存儲(chǔ)器之間進(jìn)行快速訪問?！?? 通過 3D-SoC 集成，我們可以使用直接和較短的互連來實(shí)現(xiàn)內(nèi)存邏輯分區(qū)，從而顯著提高性能。在論文中，作者展示了 3D-SoC 設(shè)計(jì)的優(yōu)化實(shí)現(xiàn)，內(nèi)存宏位于 Die 的頂部，其余邏輯位于 Die 的底部 —— 與 2D 設(shè)計(jì)相比，其工作頻率足足提高了 40%。 ? 高性能 3D-SoC 系統(tǒng)的一種可能劃分涉及將部分或全部存儲(chǔ)器宏放置在 Die 的頂部，而將邏輯放置在 Die 底部。 ?

在技術(shù)方面，這可以通過使用低溫晶圓對(duì)晶圓鍵合技術(shù)將“邏輯晶圓”的有源正面鍵合到“存儲(chǔ)器晶圓”的有源正面來實(shí)現(xiàn)。在這種配置中，兩個(gè)晶圓的原始背面現(xiàn)在都位于 3D-SoC 系統(tǒng)的外部。 ? Eric Beyne 說：“我們現(xiàn)在可以考慮利用這些芯片的‘空閑’背面進(jìn)行信號(hào)路由或直接為‘邏輯晶圓’中的晶體管供電。傳統(tǒng)上，信號(hào)路由和電力傳輸都放在在晶圓的正面，它們?cè)趶?fù)雜的后端(BEOL)互連方案中爭(zhēng)奪空間。在這些設(shè)計(jì)中，硅片的背面僅用作載體。2019 年，Arm 通過仿真實(shí)驗(yàn)首次顯示了在 CPU 設(shè)計(jì)中使用 BSPDN 帶來的有益影響，該CPU是由IMEC開發(fā)的3nm工藝制作的。在此設(shè)計(jì)中，位于晶圓減薄的背面上的互連金屬通過位于埋入式電源軌(BPR)上的硅通孔(TSV)與晶圓正面的3nm晶體管相連接。模擬結(jié)果表明，該BSPDN的效率是傳統(tǒng)正面供電網(wǎng)絡(luò)(PDN)的七倍?！??

具有700nm間距的晶圓到晶圓混合鍵合(在 2021 IEDM 上展示) ? 因此，當(dāng)使用BSPDN給位于“邏輯存儲(chǔ)器(memoryon-logic)”3D-SoC底部的耗電核心邏輯電路供電時(shí)，可以預(yù)期獲得額外的性能提升。我們還可以考慮另一種3D-SoC分區(qū)，其中部分存儲(chǔ)器結(jié)構(gòu)塊(例如L1級(jí)緩存靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM))也位于底部芯片中，也從背面供電。 ? 除了擴(kuò)展3D-SoC設(shè)計(jì)的可能性之外，BSPDN還被提議用于單芯片邏輯和SRAM片上系統(tǒng)(SOC)，它們可以幫助器件和IC進(jìn)一步實(shí)現(xiàn)等比例縮放。 ? IMEC項(xiàng)目經(jīng)理 Geert Van der Plas說：“已經(jīng)證明將供電網(wǎng)絡(luò)移至芯 片的背面是一種有趣的方法，可以解決后端(BEOL)布線擁塞挑戰(zhàn)，并減少IR壓降。這與3D-SoC方法的主要 區(qū)別在于，現(xiàn)在要在目標(biāo)晶圓上粘合一個(gè)擋片(dummy wafer)，以便對(duì)晶圓背面進(jìn)行減薄和金屬化?！盜MEC的一個(gè)合作伙伴最近宣布將在其未來節(jié)點(diǎn)的一種芯片中采用這樣的BSPDN概念。 ?

? 傳統(tǒng)用于供電網(wǎng)絡(luò)(PDN)和信號(hào)路由的正面(FS) BEOL和背面(BS)金屬示意圖。用于供電網(wǎng)絡(luò)路由的背面金屬使用 nTSV 將背面金屬與掩埋電源軌(BPR)相連接，而用于信號(hào)路由的背面金屬使用 nTSV 將背面金屬與正面金屬相連接(在2021 IEDM上展示) ? ?

背面互連進(jìn)一步提高SRAM宏和邏輯的性能

雖然BSPDN的好處已經(jīng)在特定設(shè)計(jì)中得到證明，但利用晶圓背面進(jìn)行全局信號(hào)路由可以預(yù)期獲得額外收益。IMEC與Cadence合作，首次評(píng)估并優(yōu)化了部分從背面布線的SRAM宏和邏輯電路設(shè)計(jì)。 ? 由此可見，實(shí)現(xiàn)最佳 3D-SoC 需要重新設(shè)計(jì)系統(tǒng)架構(gòu)，需要電子設(shè)計(jì)自動(dòng)化 (EDA) 工具的創(chuàng)新，以在一個(gè)視圖中實(shí)現(xiàn)不同設(shè)備的協(xié)同設(shè)計(jì)。11月10日，AspenCore將在深圳大中華交易中心舉辦"IIC Shenzhen - 2022國(guó)際集成電路展覽會(huì)暨研討會(huì)"，同期舉辦的“全球CEO峰會(huì)”將邀請(qǐng)芯華章董事長(zhǎng)兼CEO 王禮賓先生、概倫電子董事兼總裁楊廉峰先生等EDA企業(yè)高管出席演講，與觀眾們交流和分享行業(yè)趨勢(shì)及最新技術(shù)。

? SRAM宏不僅涉及存儲(chǔ)器位單元陣列，還涉及外圍電路(如地址解碼器、控制塊等)——與處理器設(shè)計(jì)相關(guān)。對(duì)于SRAM宏和邏輯，有多達(dá)三個(gè)背面金屬層用于信號(hào)路由，而納米TSV(nTSV)將背面金屬布線連接到正面。SRAM宏在其設(shè)計(jì)中實(shí)現(xiàn)了2nm納米片晶體管。在這些宏中，只有外圍電路的全局布線設(shè)計(jì)采用背面金屬化。對(duì)于邏輯，使用環(huán)形振蕩器框架來評(píng)估背面信號(hào)路由的影 響。該設(shè)計(jì)在邏輯標(biāo)準(zhǔn)單元中實(shí)現(xiàn)了2nm技術(shù)節(jié)點(diǎn)的叉型片晶體管。使用相同的2nm叉型片工藝設(shè)計(jì)套件 (PDK)的64位ARMTM CPU的物理實(shí)現(xiàn)用于確保環(huán)形振蕩器仿真結(jié)果的意義。

? Geert Van der Plas表示：“與正面布線相比，背面布 線在改善長(zhǎng)互連信號(hào)布線的延遲和電源效率方面明顯更有利。對(duì)于SRAM宏，與正面布線相比，我們得到高達(dá)44%的性能提升和高達(dá)30%的電源效率提升。對(duì)于邏輯單元，背面布線使速度提高了2.5倍，能效提高了60%?！盧.Chen等人在上述2021 IEDM的論文“在2nm節(jié)點(diǎn)使用背面互連設(shè)計(jì)和優(yōu)化SRAM宏和邏輯”中介紹了這些研究結(jié)果。 ? 通過實(shí)驗(yàn)和建模相結(jié)合，可以評(píng)估電路的性能和電源效率。Dragomir Milojevic介紹：“實(shí)驗(yàn)涉及到在電容和電阻方面對(duì)nTSV工藝優(yōu)化，以確保正面和背面金屬之間的良好電氣連接。這些參數(shù)被輸入到一個(gè)模型中，用于進(jìn)行模擬。最后，我們的團(tuán)隊(duì)執(zhí)行了設(shè)計(jì)-技術(shù)協(xié)同優(yōu)化(DTCO)驅(qū)動(dòng)的路由優(yōu)化，顯示了進(jìn)一步改進(jìn)的途徑。通過降低背面金屬的電容，我們又將性能提升了20%。” ?

? SRAM宏在不同宏行和宏列的全局布線延遲(讀取訪問)情況。(a)正面;(b)背面;(c)從正面到背面的改進(jìn)。宏的大小范圍從128*128*16=256kbit到515*512*16=4Mbit(在 2021IEDM上展示)。 ? ?

結(jié)論

通過系統(tǒng)架構(gòu)重新設(shè)計(jì)和3D集成技術(shù)實(shí)現(xiàn)的異構(gòu)3D-SoC方法已被證明，是一種有吸引力的提高系統(tǒng)性能 的方法。通過利用底部晶圓的背面進(jìn)行供電和/或信號(hào) 路由，可以獲得額外的性能提升。IMEC首次展示了在 SRAM宏和邏輯電路中使用背面互連的有益影響。這些 背面互連可為高性能3D-SoC以及單芯片SOC帶來性能改進(jìn)。

編輯：黃飛

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