背面供電選項(xiàng)：一項(xiàng)DTCO研究

來源：IMEC

Imec強(qiáng)調(diào)了背面供電在高性能計(jì)算方面的潛力，并評(píng)估了背面連接的選項(xiàng)

背面供電：下一代邏輯的游戲規(guī)則改變者

背面供電打破了在硅晶圓正面處理信號(hào)和電力傳輸網(wǎng)絡(luò)的長(zhǎng)期傳統(tǒng)。通過背面供電，整個(gè)配電網(wǎng)絡(luò)被移至晶圓的背面。硅通孔（TSV）將電源直接從背面?zhèn)魉偷秸?，而無需電子穿過芯片正面上日益復(fù)雜的后道工序（BEOL）堆棧。

圖1. 背面供電網(wǎng)絡(luò)的示意圖，該網(wǎng)絡(luò)允許將電力傳輸與信號(hào)網(wǎng)絡(luò)解耦。

背面供電網(wǎng)絡(luò)（BSPDN）的目標(biāo)是緩解邏輯芯片正面后端線路（BEOL）的擁塞。此外，在標(biāo)準(zhǔn)單元層面，有望通過設(shè)計(jì)技術(shù)協(xié)同優(yōu)化（DTCO）更有效地安排互連，有助于進(jìn)一步縮小邏輯標(biāo)準(zhǔn)單元的尺寸。此外，在系統(tǒng)層面也有望帶來好處，因?yàn)橄到y(tǒng)正日益受到功率密度上升和電源電壓(或IR)急劇下降的影響。由于背面供電互連可以做得更大、電阻更小，因此BSPDN被認(rèn)為可以顯著降低片上IR壓降。這將有助于設(shè)計(jì)人員保持穩(wěn)壓器和晶體管之間允許的10%功率損耗裕度。此外。還有望實(shí)現(xiàn)3D片上系統(tǒng)，例如通過晶圓對(duì)晶圓鍵合獲得的邏輯存儲(chǔ)器。

2019年，imec率先提出了背面供電的概念，并與Arm合作量化了系統(tǒng)層面的優(yōu)勢(shì)。與此同時(shí)，作為2nm及以上技術(shù)節(jié)點(diǎn)的上下文感知互連解決方案，BSPDN已經(jīng)進(jìn)入了imec的路線圖。最近，一些主要芯片制造商宣布在其下一代邏輯技術(shù)的商業(yè)制造工藝中引入背面供電。

具體BSPDN案例：nTSV落地埋入式電源軌

BSPDN給芯片處理帶來了新的工藝步驟和集成挑戰(zhàn)，包括例如襯底極度減薄、微米或納米TSV處理、背面到正面對(duì)準(zhǔn)以及背面處理對(duì)有源前端生產(chǎn)線器件的影響。E. Beyne等人在2023年VLSI特邀論文中回顧了該類集成流程及其挑戰(zhàn)。[1]。

通過實(shí)施這些工藝步驟，imec實(shí)驗(yàn)演示了BSPDN的一種具體實(shí)施方式：背面供電與埋入式電源軌（BPR）相結(jié)合，如VLSI 2022所示。BPR是深入嵌入芯片前道工序的垂直金屬化，與標(biāo)準(zhǔn)電池并行運(yùn)行。Imec利用這些BPR將按比例縮放的FinFET器件連接到背面和正面。功率從背面通過320nm深的nTSV以200nm的緊密間距落在BPR上，而不占用標(biāo)準(zhǔn)單元的任何面積。背面處理不會(huì)對(duì)FinFET器件的前端性能產(chǎn)生負(fù)面影響[2]。

圖2. TEM圖像，顯示了連接到晶圓背面和正面的按比例縮小的FinFET (VLSI 2022)。

塊級(jí)評(píng)估：高密度與高性能案例

雖然上述研究著眼于標(biāo)準(zhǔn)單元級(jí)別的BSPDN和晶體管的連接性，但imec和Arm已采取下一步：縮小到塊級(jí)別（代表集成電路的較大部分），其中BSPDN優(yōu)勢(shì)可以充分利用。他們調(diào)查與前端PDN應(yīng)用相比，BSPDN + BPR應(yīng)用是否可以在塊級(jí)別提高電源完整性。

通過設(shè)計(jì)技術(shù)協(xié)同優(yōu)化（DTCO）進(jìn)行的塊級(jí)評(píng)估，我們能夠評(píng)估片上IR壓降，這是量化功率傳輸性能的主要指標(biāo)。此外，通過量化PDN對(duì)功耗、性能和面積（PPA）的影響，還可提供有關(guān)PDN對(duì)集成電路侵入程度的信息。該研究還揭示了如何調(diào)整某些旋鈕以針對(duì)特定操作條件優(yōu)化PDN。

事實(shí)證明，在高密度邏輯操作條件下，基于BSPDN設(shè)計(jì)的性能優(yōu)于前端PDN設(shè)計(jì)。在高密度邏輯中，設(shè)計(jì)經(jīng)過優(yōu)化，可最大限度地節(jié)省功耗并減少面積。對(duì)于基于納米片的器件架構(gòu)，這可以通過保持納米片的寬度盡可能小來實(shí)現(xiàn)。但迄今為止，高性能邏輯的收益從未被量化。高性能邏輯的目標(biāo)旨在快速開關(guān)和高驅(qū)動(dòng)電流，實(shí)現(xiàn)通常具有更大片寬度和閾值電壓的納米片器件。功率密度要求甚至比高密度邏輯更為嚴(yán)格，因此，BSPDN的優(yōu)勢(shì)預(yù)計(jì)將更具影響力。

BSPDN + BPR：助推高性能邏輯的塊級(jí)PPA

VLSI 2023上發(fā)表的一篇論文中，imec和Arm針對(duì)(BS)PDN對(duì)Arm商用高性能64位處理器模塊的影響進(jìn)行了評(píng)估[3]。文中評(píng)估了三種不同的PDN應(yīng)用：傳統(tǒng)的前端應(yīng)用、具有前端連接的埋入式電源軌，以及帶有nTSV落地埋入式電源軌的背面電力傳輸網(wǎng)絡(luò)。為了保證高性能計(jì)算模塊的實(shí)際應(yīng)用，開發(fā)了高性能的imec A14納米片工藝設(shè)計(jì)套件（PDK）。內(nèi)部開發(fā)的分析模型與物理設(shè)計(jì)框架結(jié)合使用，從而實(shí)現(xiàn)塊級(jí)PPA評(píng)估和IR壓降驗(yàn)證。

與前端PDN相比，BSPDN同時(shí)實(shí)現(xiàn)了6%的頻率和16%的面積改進(jìn)，并且在能耗方面沒有任何缺點(diǎn)。與具有前端連接的BPR應(yīng)用相比，BSPDN的頻率提高了2%，面積縮小了8%，能耗降低了2%。

圖3. BSPDN (BS-PDN)與兩種前端應(yīng)用（M0 PDN；BPR PDN）之間的核心面積比較，適用于寬節(jié)距(36CPP)和緊密節(jié)距(24CPP)以及低和高目標(biāo)頻率。BSPDN在表現(xiàn)出性能下降之前到達(dá)較小的核心區(qū)域（如VLSI 2023中所示）。

研究人員為IR壓降評(píng)估確定了35mV的最大允許功率損耗，相當(dāng)于標(biāo)稱電源電壓(VDD + VSS)的10%。對(duì)于BSPDN應(yīng)用，該目標(biāo)是通過寬松的nTSV節(jié)距（4-6μm）實(shí)現(xiàn)的，代表“分接”功率的節(jié)距。但是，對(duì)于這兩種前端選項(xiàng)，該目標(biāo)只能通過非常緊密的PDN節(jié)距（或小CPP）來實(shí)現(xiàn)，這會(huì)對(duì)處理器的性能產(chǎn)生負(fù)面影響。

imec團(tuán)隊(duì)還研究了如何進(jìn)一步提高BSPDN外殼的電源完整性，例如通過更改nTSV所用的材料。當(dāng)使用Ru代替W時(shí)，由于nTSV電阻變大，IR壓降可進(jìn)一步降低23%。

簡(jiǎn)而言之，BSPDN作為塊級(jí)PPA增強(qiáng)器和IR壓降減小器的潛力可以在高性能計(jì)算環(huán)境中得到充分發(fā)揮。

擴(kuò)展標(biāo)準(zhǔn)單元級(jí)別背面連接的選項(xiàng)

到目前為止，我們只討論了BSPDN的一種應(yīng)用，其中通過位于BPR上的nTSV將電源從背面?zhèn)魉偷秸?。從BPR開始，一個(gè)小過孔連接到中線（M0A）金屬化的底部，從而方便訪問標(biāo)準(zhǔn)單元級(jí)的晶體管。

除了這種“BPR”方法之外，研究人員還在探索在標(biāo)準(zhǔn)電池級(jí)別實(shí)現(xiàn)背面電源連接的其他選項(xiàng)。在VLSI 2023上，imec討論了另外兩種用于訪問納米片晶體管的連接方案[4]。在TSV-middle方法（TSVM）中，中間的高過孔將背面metal-1連接到M0A金屬的側(cè)面，而無需埋入式電源軌。在第三個(gè)也是更高級(jí)的選項(xiàng)中，通孔直接將納米片源極-漏極外延的底部連接到背面metal-1。這種直接背面連接選項(xiàng)（BSC）存在三種類型，主要區(qū)別在于接觸區(qū)域的大小。在BSC-E (epi BSC)中，過孔僅連接到源漏外延的底部，而在BSC-M中，過孔還連接到金屬接觸區(qū)。第三種BSC-M*通過減少澆口切割并進(jìn)一步增加納米片（WNS）的“有效”寬度來擴(kuò)展BSC-M。

圖4. 各種連接選項(xiàng)的模擬結(jié)構(gòu)：TSVM、BPR和三種類型的BSC（如VLSI 2023上介紹的）?！舅{(lán)色=電源和參考電壓（VDD+VSS）；淺藍(lán)色=中間層M0；深藍(lán)色=EOL metal-1；黑色=通孔；紅色=柵；淺綠色=活性納米片和電介質(zhì)隔離層； 深綠色=金屬接觸區(qū)(CT)]。

各種連接方案具有不同的屬性（例如WNS），對(duì)標(biāo)準(zhǔn)單元的電氣性能和擴(kuò)展?jié)摿哂胁煌挠绊?。一般來說，當(dāng)從TSVM轉(zhuǎn)向BPR和BSC時(shí)，方案變得越來越緊湊，集成起來也更具挑戰(zhàn)性。然而，我們預(yù)計(jì)，隨著邏輯路線圖的進(jìn)一步擴(kuò)展，更大的集成復(fù)雜性將被更大的PPA增益所抵消。

實(shí)現(xiàn)直接背面連接

在VLSI 2023上，在2nm和A14納米片技術(shù)用于高密度（2nm、6T；A14、5T）和高性能（2nm 7T；A14 6T）邏輯條件中，imec量化了不同背面電源選項(xiàng)的PPA和擴(kuò)展?jié)摿4]。性能評(píng)估的主要指標(biāo)是環(huán)形振蕩器的模擬頻率，以有效驅(qū)動(dòng)電流與有效電容之比（Ieff/Ceff）表示。

對(duì)于2nm節(jié)點(diǎn)的高性能邏輯，最大的7T標(biāo)準(zhǔn)單元來說，不同連接選項(xiàng)之間的頻率幾乎沒有任何差異。然而，當(dāng)擴(kuò)展到A14時(shí)，TSVM方法仍然適用于6T設(shè)計(jì)，但運(yùn)行速度比BPR等慢8.5%?？傮w而言，BSC-M*明顯優(yōu)于其他選項(xiàng)（例如，比BPR快5%）。

對(duì)于2nm節(jié)點(diǎn)的高密度邏輯，其軌道高度（6T）比高性能邏輯更小，不同選項(xiàng)的頻率之間的差異變得更加明顯。當(dāng)擴(kuò)展到A14和5T時(shí)，TSVM不再是可行的選擇（只考慮BPR和BSC）。現(xiàn)在BPR和BSC-M*之間片材寬度的相對(duì)差異大于2nm，顯然BSC-M*成為贏家（比BPR快8.9%）。

圖5. 高性能邏輯（N2、7T；A14、6T）和高密度邏輯（N2、6T；A14、5T）系列的各種連接選項(xiàng)的模擬環(huán)形振蕩器頻率（如VLSI 2023上所示）。

綜上所述，雖然TSVM占用更多空間，但對(duì)于較大單元（例如2nm 7T邏輯）來說，仍然是一個(gè)不錯(cuò)的選擇。然而，BPR和BSC在尺寸和電氣方面具有更好的擴(kuò)展?jié)摿?。由于納米片寬度和接觸面積比其他選項(xiàng)更大，直接背面接觸BSC-M*型顯然是小軌道高度的贏家。然而，對(duì)于BSC-M*，應(yīng)權(quán)衡性能提升與更大的集成挑戰(zhàn)。

imec團(tuán)隊(duì)目前正在致力于不同背面連接選項(xiàng)的技術(shù)演示，并與Arm合作進(jìn)行塊級(jí)PPA評(píng)估。

超越背面供電

雖然硅晶圓的背面長(zhǎng)期未使用，但利用背面的第一個(gè)實(shí)例將是用于電力傳輸。與此同時(shí)，imec 及其行業(yè)合作伙伴也在探索哪些其他功能也可以遷移到背面。例如，考慮全局互連和時(shí)鐘信號(hào)分配。雖然電力傳輸是一種非常特殊的互連類型，優(yōu)化了最小電阻，但分配時(shí)鐘或其他類型的信號(hào)可能具有不同的屬性，從而改變了背面的尋址方式。Imec目前正在研究這種功能性背面（或背面2.0）可能帶來的挑戰(zhàn)和機(jī)遇。

本文最初發(fā)表于 AEI Dempa。

擴(kuò)展閱讀

[1] ‘Nano-through silicon vias (nTSV) for backside power delivery networks (BSPDN)’, E. Beyne et al., VLSI 2023, invited paper;

[2] ‘Imec demonstrates backside power delivery with buried power rails for back- and frontside routing’, Press release, VLSI 2022;

[3] ‘Block-level evaluation and optimization of backside PDN for high-performance computing at the A14 node’, G. Sisto et al., VLSI 2023;

[4] ‘PPA and scaling potential of backside power options in N2 and A14 nanosheet technology’, S. Yang et al., VLSI 2023.

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審核編輯 黃宇