背面供電與DRAM、3D NAND三大技術(shù)介紹

最近有許多正在全球范圍內(nèi)研究和開發(fā)的技術(shù)，例如晶體管GAA（Gate All around）、背面供電以及3D IC。

“VLSI研討會(huì)2023”（VLSI2023）于2023年6月11日至16日在京都麗嘉皇家酒店舉行。今年VLSI2023提交的論文數(shù)量為273篇，比去年夏威夷舉辦的232篇多了41篇。這273篇論文是近10年來提交論文數(shù)量最多的。錄用論文數(shù)量達(dá)到89篇，創(chuàng)歷史新高。然而，錄用率只有33%。 在最近的半導(dǎo)體趨勢(shì)中，有許多正在全球范圍內(nèi)研究和開發(fā)的技術(shù)，例如晶體管GAA（Gate All around）、背面供電以及3D IC。

那么，在論文數(shù)量和參會(huì)人數(shù)都非常多的VLSI2023上，進(jìn)行了哪些演講呢？概要如下： 1）背面供電網(wǎng)絡(luò)（BSPDN）將在先進(jìn)邏輯半導(dǎo)體領(lǐng)域取得突破，其中GAA結(jié)構(gòu)引起了人們的關(guān)注。 2）在DRAM方面，從14nm節(jié)點(diǎn)左右開始使用EUV，但“3D DRAM”有可能在2020年代后半段出現(xiàn)。 3）在層數(shù)不斷增加的3D NAND中，隨著新的干法刻蝕技術(shù)的出現(xiàn)，層數(shù)將不斷增加。

三星電子采用GAA結(jié)構(gòu)的3nm晶體管

三星電子以“世界首個(gè)采用新型多橋通道 FET (MBCFETTM) 工藝的 GAA 3nm 代工平臺(tái)技術(shù) (SF3)”為題應(yīng)用了 GAA 晶體管結(jié)構(gòu)，宣布推出新的3nm代工平臺(tái)（SF3）。

三星稱之為“Multi-Bridge-Channel-FET (MBCFET)”的 GAA 結(jié)構(gòu)晶體管，與 4nm FinFET 相比，速度提高了 22%，功耗降低了 34%，面積減少了 21%。 2022年6月30日，三星宣布已開始應(yīng)用GAA的3納米邏輯半導(dǎo)體的初步生產(chǎn)。相比之下，臺(tái)積電于2022年12月29日宣布開始量產(chǎn)3nm，其晶體管正在延長(zhǎng)FinFET。 僅看這個(gè)情況，由于三星在公告標(biāo)題中加上了“全球首款GAA 3nm”，可以說，無論是開始量產(chǎn)3nm的時(shí)間，還是GAA量產(chǎn)的應(yīng)用，三星都領(lǐng)先于臺(tái)積電。 然而，2023年上半年，仍有報(bào)道稱三星3納米良率低迷。因此，即使采用GAA的3nm量產(chǎn)比臺(tái)積電更早，也不能說對(duì)代工業(yè)務(wù)有利。 有專家表示，“臺(tái)積電從2nm開始采用GAA，三星不是要從2022年開始進(jìn)行一場(chǎng)盛大的實(shí)驗(yàn)，以在2nm競(jìng)爭(zhēng)中取得優(yōu)勢(shì)嗎？” 這樣，GAA結(jié)構(gòu)的晶體管在先進(jìn)邏輯半導(dǎo)體領(lǐng)域引起了人們的關(guān)注。

多層布線的困境

先進(jìn)邏輯半導(dǎo)體具有15至16層或更多的多層布線。細(xì)信號(hào)線和粗電源線混合在多層布線中。這就出現(xiàn)了一個(gè)兩難的境地。

為了有效地利用芯片面積，電源線應(yīng)該很細(xì)。然而，當(dāng)電源線變細(xì)時(shí)，電源線的電阻會(huì)增加，因此由 I（電流）x R（電阻）計(jì)算出的 V（電壓）會(huì)下降（稱為 IR drop）。然后，晶體管的操作受到不利影響。 另一方面，如果電源線形成得足夠厚以防止IR降，則電源線占據(jù)的面積變大，并且信號(hào)線必須做得更小或封裝緊密。 換句話說，可以說IR drop和電源線的厚度是一種權(quán)衡關(guān)系。然而，邏輯半導(dǎo)體需要更加小型化。因此，解決這種權(quán)衡并使其更容易進(jìn)行小型化的一個(gè)想法是埋地電源軌（BPR），它在晶體管下方形成電源線，或從背面供電（ BSPDN）。

筆者想知道這些BPR和BSPDN是否會(huì)在GAA之后或與GAA同時(shí)應(yīng)用于先進(jìn)邏輯半導(dǎo)體，但看起來它們很可能在GAA之前使用。 原因之一是GAA的開發(fā)和量產(chǎn)非常困難，但根據(jù)制造方法的不同，BPR和BSPDN可能不會(huì)那么困難。另外，如果不采用BPR或BSPDN，還存在未來小型化困難的問題。 然而，由于 BPR 和 BSPDN 有多種可能的制造方法，領(lǐng)先的邏輯半導(dǎo)體制造商目前正在尋找最合適的一種。其中Intel公布了一個(gè)名為“PowerVia”的BSPDN，所以下面我來解釋一下。

英特爾的“PowerVia”

Intel發(fā)布了一個(gè)技術(shù)節(jié)點(diǎn)“Intel 4”，標(biāo)題為“Intel PowerVia技術(shù)：用于高密度和高性能計(jì)算的后端供電”。

首先，圖1示出了三種供電方式。(a)是電源線嵌入晶體管下方的BPR，(b)是形成BPR后連接BPR和BSPDN的方法，(c)是直接從BSPDN供電的PowerVia。 PowerVia + BSPDN 方法的流程如圖所示。(a)首先，形成FinFET和PowerVia。(b)在FinFET和PowerVia上形成僅信號(hào)線的多層布線。(c)將該芯片翻轉(zhuǎn)并接合至載體芯片以形成FinFET和PowerVia。(d)通過從背面刮擦晶圓形成電源線以連接到 PowerVia 上圖是采用這種工藝制造的“Intel4+PowerVia”邏輯半導(dǎo)體的TEM圖像。底部有一個(gè)由晶體管和信號(hào)線組成的正面，以及上面有粗電源線的背面。

Power Via 的優(yōu)點(diǎn)

圖2比較了“Intel 4”和“Intel4 + PowerVia”。兩個(gè)接觸多晶硅間距均為 50 納米，兩個(gè)鰭片間距均為 30 納米。然而，在M0 Pitch中，“Intel 4”是30nm，而“Intel4 + PowerVia”是36nm。換句話說，企業(yè)能夠在 PowerVia 的幫助下放松并形成 M0 Pitch。此外，“Intel 4”的HP庫(kù)高度為240 nm，而“Intel 4 + PowerVia”為210 nm，這意味著它可以縮小30 nm。 從圖5可以看出，“Intel 4”和“Intel4+PowerVia”在nMOS和pMOS的電氣特性上沒有區(qū)別。此外，論文指出，IR壓降改善了30%，晶體管的工作速度提高了6%。 這樣，Intel的PowerVia正如最初的預(yù)期，有利于小型化，減少IR壓降，并有助于提高晶體管性能。因此，Intel在VLSI2023上宣布將把PowerVia的應(yīng)用從20A推進(jìn)到Intel 4。 早期將BSPDN應(yīng)用于量產(chǎn)的趨勢(shì)預(yù)計(jì)不僅會(huì)蔓延到Intel，還會(huì)蔓延到臺(tái)積電和三星。 那么接下來我們就來看看DRAM的變化。

三星14納米DRAM

最先進(jìn)的EUV（極紫外）曝光設(shè)備（以下簡(jiǎn)稱EUV）于2019年在“N7+”一代中由臺(tái)積電首次量產(chǎn)。從那時(shí)起，EUV 就理所當(dāng)然地被用于先進(jìn)邏輯半導(dǎo)體。 那么，EUV如何應(yīng)用于DRAM呢？這個(gè)問題的答案是三星發(fā)布的“14nm DRAM開發(fā)和制造”。

首先，三星如圖1所示，DRAM的設(shè)計(jì)規(guī)則從N-4代到N代縮小了68%。這里是N-4代20nm、N-3代19nm（1X）、N-2代18nm（1Y）、N-1代15.6nm（1Z）、N代13.8nm（1a）（縮寫為每一代都在括號(hào)中）。 接下來，三星在圖2中顯示，N-1（1Z）使用一層EUV，N代（1a）使用五層EUV。圖 4 總結(jié)了使用 EUV 的效果。(a) 首先，EUV 消除了復(fù)雜的 DUV + 多重圖案化 (MP) 的需要。(b) 其次，通過使用 EUV，光刻工藝可以減少 25%。(c)此外，整個(gè)工藝流程的步驟數(shù)可以減少19%。(d) 最重要的是，EUV 可以比 DUV+MP 更清晰地解析線、柱和孔。

這樣一來，在先進(jìn)DRAM的制造中使用EUV的好處是很大的，所以如果成本問題能夠得到解決，EUV的量產(chǎn)應(yīng)用將擴(kuò)展到DRAM以及先進(jìn)邏輯。 然而，DRAM的小型化有一個(gè)大問題。如圖3所示，用于DRAM存儲(chǔ)操作的電容器的容量減少了55%，而電容器的長(zhǎng)寬比（長(zhǎng)寬比）則增加了130%。我們可以繼續(xù)形成如此高深寬比的電容器嗎？

三星的3D DRAM

NAND達(dá)到了2D小型化的極限，因此被做成了3D。DRAM也可能像NAND一樣變成3D。 三星在“Ongoing Evolution of DRAM Scaling via Third Dimension- Vertically Stacked DRAM -”中提出了3D DRAM的可能性。三星將3D DRAM稱為“垂直堆疊DRAM”，但在本文中將其稱為3D DRAM。

如果傳統(tǒng)的二維小型化在N+4代達(dá)到極限，為了增加存儲(chǔ)密度，如圖2所示，DRAM應(yīng)該像“立方塊”一樣垂直排列，堆疊的想法如圖所示。 圖4解釋了3D DRAM有如下兩種類型。(a) 一個(gè)具有垂直位線 (BL)，(b) 另一個(gè)具有垂直字線 (WL)。在這兩種情況下，電容器均水平形成為條狀。 圖5示出了實(shí)際形成3D DRAM時(shí)的截面TEM圖像。(a)示出了溝道附近的結(jié)構(gòu)，(b)示出了垂直WL型中的階梯狀水平BL，(c)示出了垂直BL型溝道和WL的堆疊結(jié)構(gòu)。 三星表示，立式BL型和立式WL型各有優(yōu)缺點(diǎn)，目前似乎還不知道哪一種更好。

然而，無論選擇哪種方法，如果能夠?qū)崿F(xiàn)“Cell on Peri（CoP）”結(jié)構(gòu)，其中三維存儲(chǔ)單元和外圍電路分別形成并通過混合Cu結(jié)連接，單元面積可以最大化。 DRAM大約兩年換代，領(lǐng)先優(yōu)勢(shì)更新。因此，根據(jù)簡(jiǎn)單計(jì)算，N+4代二維小型化達(dá)到極限的時(shí)間是八年后。這意味著2030年左右，3D DRAM可能會(huì)出現(xiàn)在世界上。 另一方面，NAND出現(xiàn)了新的工藝技術(shù)，比DRAM更早實(shí)現(xiàn)3D化。它是什么樣的？

三星236層3D NAND

三星以“第 8 代 1Tb 3D-NAND 閃存的高度均勻和可靠單元特性的新穎策略”為題發(fā)布了 236 層 3D NAND。

三星將3D NAND的層數(shù)增加至第4代（64層）、第5代（92層）、第6代（128層）、第7代（176層）、第8代（236層）。此時(shí)，如圖1所示，每一代的垂直單元間距都在減小。此外，從第6代過渡到第7代時(shí)，水平單元間距減小了7%。 圖2顯示，微單元深存儲(chǔ)孔的高深寬比(HAR)蝕刻難度隨著深寬比的增加呈指數(shù)增加。然而有了“高級(jí)蝕刻”，可以看出難度一下子就降低了。那么這個(gè)“高級(jí)蝕刻”到底是什么？ 三星在公告中沒有透露任何內(nèi)容，但其方式似乎是一種將晶圓冷卻至低溫（cryo）的蝕刻。我猜溫度是-40攝氏度（也許是-60到80攝氏度）。

換句話說，三星被認(rèn)為通過使用低溫蝕刻技術(shù)實(shí)現(xiàn)了高速、高精度的HAR蝕刻。 這種低溫蝕刻技術(shù)明顯改善了存儲(chǔ)孔 HAR 蝕刻后的孔輪廓（圖 3）。結(jié)果，與第七代相比，第八代的字線閾值電壓（Vth）變化改善了17%（圖4）。此外，在第7代中，諸如編程速度等信息的WL單元特性劣化為48％，但在第8代中，其劣化改善為16％（圖6）。 簡(jiǎn)而言之，三星通過將低溫蝕刻技術(shù)應(yīng)用于存儲(chǔ)單元的HAR蝕刻，開發(fā)出了236層第8代，其單元特性比176層第7代更好。 內(nèi)存孔的 HAR 蝕刻可能會(huì)進(jìn)一步發(fā)展。

東京電子（TEL）發(fā)現(xiàn)新的絕緣膜蝕刻

通常，在VLSI研討會(huì)上，會(huì)接受設(shè)計(jì)新器件、制作原型并闡明器件特性的論文。然而，TEL 的演示文稿“Beyond 10 μm Depth Ultra-High Speed Etch Process with 84% Lower Carbon Footprint for Memory Channel Hole of 3D NAND Flash over 400 Layers”指出，“對(duì)于 3D NAND 存儲(chǔ)器孔論文被接受，內(nèi)容僅為“進(jìn)行了 HAR 蝕刻”。這是非常不尋常的。 然而，在筆者看來，HAR刻蝕是一項(xiàng)偉大的成就，將載入干法刻蝕的歷史。那么，TEL的HAR刻蝕有何卓越之處呢？ 40多年來，CF基氣體一直用于絕緣膜蝕刻。在這種情況下，TEL發(fā)現(xiàn)了一種新的氣體系統(tǒng)，稱為HF+ PF3。通過將該氣體系統(tǒng)與極低溫度（公告中為-60°C）相結(jié)合，實(shí)現(xiàn)了3D NAND內(nèi)存孔的高速蝕刻。

HF/PF3 + 冷凍蝕刻能力

圖3顯示了使用傳統(tǒng)CF基等離子體和這次使用HF/PF3 + Cryo的TEL蝕刻模型（圖13）。在CF基等離子體中，CF基聚合物厚厚地沉積在孔的側(cè)壁上。雖然這種聚合物可以防止橫向蝕刻（稱為彎曲），但孔越深，到達(dá)孔底部的CF自由基就越少，孔的蝕刻速率就會(huì)急劇降低。

作為針對(duì)這些問題的對(duì)策，提高芯片溫度等使CF基聚合物難以沉積在孔的側(cè)壁上的條件將導(dǎo)致孔的橫向蝕刻，從而導(dǎo)致彎曲。簡(jiǎn)而言之，CF自由基向孔底的運(yùn)輸和防止彎曲之間存在權(quán)衡，這使得優(yōu)化變得困難。 然而，在HF/PF3 +Cryo的情況下，孔的側(cè)壁上幾乎沒有沉積。也就是說，反應(yīng)物質(zhì)HF被供應(yīng)到孔的底部而不被側(cè)壁“吃掉”。即使孔側(cè)壁上的沉積物很小，也可以防止彎曲。因此，可以實(shí)現(xiàn)高速 HAR 蝕刻而無需彎曲。 從圖10可以看出，SiN的蝕刻速率隨溫度變化不大，并且無論添加或不添加PF3 ，其蝕刻速率都沒有太大變化。另一方面，對(duì)于SiO2，溫度越低，蝕刻速率越高。此外，添加 PF3可以加快蝕刻速度。在本次演示中，實(shí)驗(yàn)是在-60攝氏度下進(jìn)行的，但如果溫度能夠進(jìn)一步降低到-80到100攝氏度，或許可以蝕刻得更快。

最終結(jié)果如圖12所示。在HF/PF3+Cryo（-60℃）條件下，在32.8分鐘內(nèi)蝕刻10μm厚的SiO2和SiN層。蝕刻速率為353nm/min，孔的最大CD為114nm，最小CD為76nm。 TEL此次宣布的成果是，通過結(jié)合新型氣體系統(tǒng)（HF/PF3）和低溫（-60℃），實(shí)現(xiàn)了可用于3D NAND存儲(chǔ)孔的HAR蝕刻。到目前為止，HAR刻蝕領(lǐng)域一直被美國(guó)Lam Research壟斷，但TEL未來可能會(huì)大幅增長(zhǎng)。




審核編輯：劉清