低壓超級(jí)接面結(jié)構(gòu)優(yōu)化MOSFET性能

　　采用超級(jí)接面結(jié)構(gòu)設(shè)計(jì)不僅可克服現(xiàn)有功率MOSFET結(jié)構(gòu)的缺點(diǎn)，亦能達(dá)到低RDS(on)、低QG和低QGD等特性，確保在兼顧晶片尺寸與功耗的前提下，提升DC-DC轉(zhuǎn)換效率與功率密度。

　　藉由對(duì)同步交流對(duì)交流(DC-DC)轉(zhuǎn)換器的功耗機(jī)制進(jìn)行詳細(xì)分析，可以界定必須要改進(jìn)的關(guān)鍵金屬氧化物半導(dǎo)體場(chǎng)效電晶體(MOSFET)參數(shù)，進(jìn)而確保持續(xù)提升系統(tǒng)效率和功率密度。

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　　分析顯示，在研發(fā)功率MOSFET技術(shù)的過程中，以往常見以QG和QGD(意即RDS(on)×QG和RDS(on)×QGD)為基礎(chǔ)的因數(shù)(FOM)已無(wú)法滿足需求，若堅(jiān)持采用固定因數(shù)，將可能導(dǎo)致技術(shù)選擇無(wú)法達(dá)成最佳化。藉由此次分析的啟示，工程師們已定義一套FOM以應(yīng)用于新的低壓功率MOSFET技術(shù)研發(fā)。由此產(chǎn)生的30伏特(V)技術(shù)以超級(jí)接面(Superjunction)為基礎(chǔ)概念，是DC-DC轉(zhuǎn)換器的理想選擇;相較于橫向和分裂閘極溝槽MOSFET等競(jìng)爭(zhēng)技術(shù)，該技術(shù)可同時(shí)提供特定的低RDS(on)、QG、QGD、QOSS和高度閘極回跳抑制。

　　MOSFET損耗問題加劇　催生新功耗分析技術(shù)

　　多相同步降壓轉(zhuǎn)換器是微控制器(MCU)以及其他運(yùn)算密集型積體電路(IC)，如數(shù)位訊號(hào)處理器(DSP)和繪圖處理器(GPU)供電的拓?fù)浣Y(jié)構(gòu)選擇。在同步降壓轉(zhuǎn)換器內(nèi)，兩個(gè)功率MOSFET串聯(lián)形成半橋結(jié)構(gòu)。高處的MOSFET做為控制單結(jié)型FET;低處的MOSFET則為同步FET。

　　此電路拓?fù)溲葑兊年P(guān)鍵點(diǎn)在于2000年時(shí)，引進(jìn)Pentium 4微處理器以及相關(guān)的ATX12V電源規(guī)范，其中的功率軌(即轉(zhuǎn)換電壓)從5伏特提高至12伏特，以達(dá)成微處理器須要快速增加電流的要求。因此而產(chǎn)生的工作周期變化使得功率MOSFET在性能優(yōu)化方面發(fā)生重大變革，并全面采用QGD×RDS(on)和QG×RDS(on)等效益指數(shù)作為功率MOSFET的性能指標(biāo)。然而，過去10年以來(lái)，特定尺寸產(chǎn)品中此類FOM和RDS(on)已降低約十倍，QG和QGD已不再是影響功率MOSFET功耗的主要因素。

　　就控制FET而言，MOSFET封裝和印刷電路板(PCB)連線的寄生電感所產(chǎn)生的功耗可能超過由QGD產(chǎn)生的損耗。降低寄生電感的需求推動(dòng)Power SO8封裝的普及化，并使整合動(dòng)力的概念于2002年產(chǎn)生，意即將控制和同步FET與MOSFET驅(qū)動(dòng)器整合于四方形平面無(wú)接腳封裝(QFN)中，此概念于2004年獲英特爾(Intel)DrMOS規(guī)范采用。

　　為因應(yīng)功率MOSFET多面性的損耗，一系列日趨復(fù)雜的運(yùn)算方式和效益指數(shù)逐被提出。在功耗機(jī)制研究領(lǐng)域中，最被看好的技術(shù)是利用如TSuprem4和Medici等TCAD工具制作詳細(xì)的行為模型，并結(jié)合詳細(xì)的電路模擬(如PSpice)，進(jìn)而產(chǎn)生詳細(xì)的功耗分析結(jié)果。雖然此方法可針對(duì)不同的功耗機(jī)制進(jìn)行深入分析，但分析結(jié)果須轉(zhuǎn)換成一套以MOSFET參數(shù)為基礎(chǔ)的FOM，以用于新技術(shù)的研發(fā)。

　　確認(rèn)效益因數(shù)有助技術(shù)最佳化

　　為使DC-DC轉(zhuǎn)換中采用的MOSFET技術(shù)達(dá)成最佳化，首先須確定對(duì)目標(biāo)應(yīng)用的性能造成影響的關(guān)鍵元件參數(shù)為何。透過功耗機(jī)制分析得出的這些參數(shù)通常為一組關(guān)鍵效益因數(shù)(性能指標(biāo))，在確認(rèn)任何效益因數(shù)的有效性為實(shí)際限值(如可用尺寸和成本)時(shí)，功耗分析所采用的假設(shè)前提相當(dāng)重要。表1列出了用于新的功率MOSFET技術(shù)研發(fā)的FOM。

　　前三項(xiàng)性能指標(biāo)已廣泛用于評(píng)估技術(shù)的適用性，因此無(wú)須多作介紹，其僅用于告知設(shè)計(jì)工程師須盡可能減少單位面積上的RDS(on)值(即Sp.RDS(on))，以確保晶片在有限的封裝尺寸內(nèi)達(dá)成最高的功效。且對(duì)于特定的RDS(on)，要盡量降低MOSFET電容CGS和CGD，以達(dá)成最低開關(guān)損耗。

　　第四個(gè)FOM為COSS，與降低輸出電容有關(guān)，其重要性將逐漸增加。原因來(lái)自兩方面：第一，同步FET的閘極電荷損失已大幅降低，輸出電容充放電時(shí)產(chǎn)生的電荷損耗水準(zhǔn)已大致相當(dāng)。第二，控制FET的QGD相當(dāng)微小，以致于影響電壓升降時(shí)間的因素為電路電感對(duì)輸出電容進(jìn)行充電的時(shí)間，而非電路提供所需閘控充電的能力。在此請(qǐng)?zhí)貏e注意，表1中未列出儲(chǔ)存電荷Qrr，并非Qrr可忽略不計(jì)，而是因?yàn)椴捎门c上述降低Sp.RDS(on)相同的技術(shù)使其獲得改善，此技術(shù)包含提高單元密度(導(dǎo)因于本體偏置效應(yīng))和削減漂移區(qū)塊等。

　　設(shè)計(jì)一款高性能MOSFET須在特定的參數(shù)之間做出權(quán)衡。例如，欲改善RDS(on)×QGD，可透過加大單元間距、犧牲Sp.RDS(on)而完成，亦可透過增加一個(gè)連接源極的閘極遮罩、犧牲RDS(on)×QOSS而完成。為避免產(chǎn)生不符理想的元件結(jié)構(gòu)，須綜合這些FOM。此概念已被應(yīng)用于生產(chǎn)綜合加權(quán)同步FET(FET CWS)FOM，即綜合考量閘極電荷和輸出電容功耗的效應(yīng)。此種FOM組合有助于對(duì)元件性能做出更精確的評(píng)估，此外，透過將轉(zhuǎn)換電壓和閘極驅(qū)動(dòng)電壓(VIN和VDR)合并后，QG和QOSS的相對(duì)重要性取決于應(yīng)用方式，進(jìn)而確保改善后的閘極電荷不會(huì)對(duì)輸出電容產(chǎn)生不利影響，反之亦然。

　　隨著小尺寸封裝晶片(如QFN3333)和多晶片產(chǎn)品(如DrMOS)的使用越來(lái)越為廣泛，將低Sp.RDS(on)與低開關(guān)FOM相結(jié)合的確有其必要性。面積限制同步(Area Constrained sync, ACS)FET FOM組合即是透過降低RDS(on)以提高開關(guān)性能，因此須要比封裝允許值更大的活動(dòng)區(qū)域。請(qǐng)注意，該FOM不僅是一項(xiàng)單純的性能指標(biāo)，亦關(guān)系到該技術(shù)是否有能力達(dá)成各項(xiàng)性能指標(biāo)在特定空間限制下所認(rèn)定的潛能。因此，在進(jìn)行技術(shù)比較時(shí)，須留意此點(diǎn)。

　　在理想狀態(tài)下，對(duì)于CWS和ACS FOM而言，QG應(yīng)在VDS=0和VGS=4.5伏特的條件下進(jìn)行測(cè)量。若無(wú)法達(dá)成上述條件，可根據(jù)閘極電荷曲線，利用公式1計(jì)算QG。公式中的QG1、QG2分別為VDS1和VDS2條件下測(cè)得的閘極電荷，此兩點(diǎn)均取自于閘極電荷曲線中QGD的部分之后。

　　QG=4.5V×(QG1-QG2)/(VDS1-VDS2)¨¨¨¨(公式1)

　　輸出電荷是一般資料手冊(cè)中不會(huì)提及的另一參數(shù)，但使用者可根據(jù)輸出電容進(jìn)行估算。當(dāng)轉(zhuǎn)換電壓為12伏特時(shí)，假設(shè)理想的pn接面電壓為0.7伏特，則QOSS可用公式2計(jì)算，其中Vm用以表示測(cè)量COSS時(shí)的電壓。

　　QOSS=5.45×COSS(Vm)×(Vm+0.7)1/2¨¨(公式2)

　　最終的目標(biāo)是確保MOSFET不會(huì)因?yàn)殡娙菪噪娏髁鬟^閘漏電容(CGD)而導(dǎo)致寄生性導(dǎo)通，當(dāng)快速VDS瞬變電流產(chǎn)生時(shí)，CGD會(huì)向CGS電容器充電，致使其電壓超過閾值。閘極回跳比率(Gate-bounce Ratio, GBr)即用于此目標(biāo);其本質(zhì)在于，當(dāng)漏極電壓升至輸入電壓電平時(shí)，如果所有流經(jīng)CGD電容器的電容性電流都流入MOSFET的CGS，這時(shí)，CGS電容器的電壓仍必須低于電壓閾值。此一比例可利用QGD1和QGS1的值從閘極電荷曲線中輕易取得，其中，QGD1是VDS=VIN(CGD徹底充電)和VDS=VGS(CGD已放電)之間的QGD部分，QGS1為VGS=0至電壓閾值之間的QGS部分。

　　對(duì)于控制FET方面而言，由于現(xiàn)代功率MOSFET的高增益特性，其電流升降時(shí)間由電路和源極電感決定，因此其余能耗則由電壓升降時(shí)間決定，而這些時(shí)間則取決于QGD FOM。因此，單獨(dú)為控制FET定義一個(gè)FOM組合并無(wú)實(shí)際益處。雖然CWS FOM可達(dá)成最佳化以應(yīng)用于同步FET，也可用于判定COSS、CGD和CGS之間由于裝置結(jié)構(gòu)所產(chǎn)生的不利影響，但是要注意的是，由于現(xiàn)代元件的QGD相當(dāng)?shù)?，因此，QGD不再是控制FET中功耗的主要因素。另外，由于控制FET的體積相對(duì)較小，基本上面積限制晶片尺寸的問題已不復(fù)存在，因此，采用面積受到限制的FOM亦無(wú)法增加優(yōu)勢(shì)。

　　功率MOSFET結(jié)構(gòu)各有優(yōu)劣

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　　圖1標(biāo)示出目前常用的多種功率MOSFET元件結(jié)構(gòu)。圖1a中所示的高密度溝槽結(jié)構(gòu)采用較低的Sp.RDS(on)，但QG和QGD較高，因?yàn)榇藘蓚€(gè)參數(shù)與單元密度成正比。此種結(jié)構(gòu)通常用于開關(guān)損耗較無(wú)重要性的應(yīng)用中(如電池保護(hù))。可透過加大單元間距、于溝槽底部加上厚氧化膜以改善此結(jié)構(gòu)的開關(guān)性能。

　　圖1 功率MOSFET結(jié)構(gòu)

　　因單元間距加大而導(dǎo)致的Sp.RDS(on)上升的問題，可針對(duì)MOSFET漂移區(qū)進(jìn)行設(shè)計(jì)處理以解決，如圖1b所示的場(chǎng)平衡結(jié)構(gòu)。目前最常采用的結(jié)構(gòu)為分裂閘極(或電荷平衡)溝槽MOSFET，如圖1c所示。此種結(jié)構(gòu)閘極的正下方采用一個(gè)連接源極的遮罩電極，既可降低QGD，且透過應(yīng)用降低表面電場(chǎng)(RESURF)原理，漂移區(qū)的電阻降至最低。當(dāng)然，此結(jié)構(gòu)也有其缺點(diǎn)，其需要較高的單元密度(因此閘極電容較高)以獲得RESURF狀態(tài);另外，采用連接源極的遮罩電極將產(chǎn)生額外的QG和QOSS，并增加制程的復(fù)雜程度。

　　相反地，和溝槽結(jié)構(gòu)相比，橫向MOSFET結(jié)構(gòu)(圖1d)由于可采用RESURF技術(shù)且毋須增加單元密度，因此，可達(dá)成出色的QG和QGD FOM。但由于橫向結(jié)構(gòu)須要將漂移區(qū)納入單元間距中，因此，可達(dá)成的單元密度較低，導(dǎo)致Sp.RDS(on)較低，進(jìn)而影響到在小面積封裝中為同步FET提供所需低RDS(on)的能力。

　　為了克服現(xiàn)有功率MOSFET結(jié)構(gòu)的缺點(diǎn)，目前已經(jīng)開發(fā)出一種采用超級(jí)接面概念的新型結(jié)構(gòu)。低壓超級(jí)接面MOSFET元件的結(jié)構(gòu)如圖2所示，此結(jié)構(gòu)采用N-type和P-type矽區(qū)域交替形成一個(gè)多重RESURF結(jié)構(gòu)，換言之，相當(dāng)于將橫向MOSFET結(jié)構(gòu)先平行放置后，再垂直擺放，進(jìn)而獲得RESURF結(jié)構(gòu)。這種結(jié)構(gòu)克服橫向結(jié)構(gòu)的單元間距限制，同時(shí)，在漂移區(qū)內(nèi)達(dá)成RESURF無(wú)需如同以往分裂閘結(jié)構(gòu)必須依賴增加單元密度，和在每個(gè)溝槽閘下方增加CDS和CGD電容器。完成真正為DC-DC轉(zhuǎn)換量身打造的元件結(jié)構(gòu)。

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　　圖2 低壓超級(jí)接面結(jié)構(gòu)