超級接面功率MOSFET結(jié)構(gòu) 有效提升系統(tǒng)效率和功率密度

通過對同步交流對交流(DC-DC)轉(zhuǎn)換器的功耗機制進行詳細分析，可以界定必須要改進的關鍵金屬氧化物半導體場效晶體管(MOSFET)參數(shù)，進而確保持續(xù)提升系統(tǒng)效率和功率密度。

分析顯示，在研發(fā)功率MOSFET技術(shù)的過程中，以往常見以QG和QGD(即RDS(on)×QG和RDS(on)×QGD)為基礎的因子(FOM)已無法滿足需求，若堅持采用固定因子，將可能導致技術(shù)選擇無法達成優(yōu)化。通過此次分析的啟示，工程師們已定義一套FOM以應用于新的低壓功率MOSFET技術(shù)研發(fā)。由此產(chǎn)生的30伏特(V)技術(shù)以超級接面(Superjunction)為基礎概念，是DC-DC轉(zhuǎn)換器的理想選擇；相較于橫向和分裂閘極溝槽MOSFET等競爭技術(shù)，該技術(shù)可同時提供特定的低RDS(on)、QG、QGD、QOSS和高度閘極回跳抑制。

MOSFET損耗問題加劇　催生新功耗分析技術(shù) 

多相同步降壓轉(zhuǎn)換器是微控制器(MCU)以及其他運算密集型集成電路(IC)，如數(shù)字信號處理器(DSP)和繪圖處理器(GPU)供電的拓撲結(jié)構(gòu)選擇。在同步降壓轉(zhuǎn)換器內(nèi)，兩個功率MOSFET串聯(lián)形成半橋結(jié)構(gòu)。高處的MOSFET做為控制單結(jié)型FET；低處的MOSFET則為同步FET。 

此電路拓撲演變的關鍵點在于2000年時，引進Pentium 4微處理器以及相關的ATX12V電源規(guī)范，其中的功率軌(即轉(zhuǎn)換電壓)從5伏特提高至12伏特，以達成微處理器需要快速增加電流的要求。因此而產(chǎn)生的工作周期變化使得功率MOSFET在性能優(yōu)化方面發(fā)生重大變革，并全面采用QGD×RDS(on)和QG×RDS(on)等效益指數(shù)作為功率MOSFET的性能指針。然而，過去10年以來，特定尺寸產(chǎn)品中此類FOM和RDS(on)已降低約十倍，QG和QGD已不再是影響功率MOSFET功耗的主要因素。 

就控制FET而言，MOSFET封裝和印刷電路板(PCB)聯(lián)機的寄生電感所產(chǎn)生的功耗可能超過由QGD產(chǎn)生的損耗。降低寄生電感的需求推動Power SO8封裝的普及化，并使整合動力的概念于2002年產(chǎn)生，即將控制和同步FET與MOSFET驅(qū)動器整合于四方形平面無接腳封裝(QFN)中，此概念于2004年獲英特爾(Intel)DrMOS規(guī)范采用。 

為解決功率MOSFET多面性的損耗問題，一系列日趨復雜的運算方式和效益指數(shù)逐被提出。在功耗機制研究領域中，最被看好的技術(shù)是利用如TSuprem4和Medici等TCAD工具制作詳細的行為模型，并結(jié)合詳細的電路仿真(如PSpice)，進而產(chǎn)生詳細的功耗分析結(jié)果。雖然此方法可針對不同的功耗機制進行深入分析，但分析結(jié)果需轉(zhuǎn)換成一套以MOSFET參數(shù)為基礎的FOM，以用于新技術(shù)的研發(fā)。 

確認效益因子有助技術(shù)優(yōu)化 

為使DC-DC轉(zhuǎn)換中采用的MOSFET技術(shù)達成優(yōu)化，首先需確定對目標應用的性能造成影響的關鍵組件參數(shù)為何。通過功耗機制分析得出的這些參數(shù)通常為一組關鍵效益因子(性能指針)，在確認任何效益因子的有效性為實際限值(如可用尺寸和成本)時，功耗分析所采用的假設前提相當重要。表1列出了用于新的功率MOSFET技術(shù)研發(fā)的FOM。

前三項性能指針已廣泛用于評估技術(shù)的適用性，因此無需多作介紹，其僅用于告知設計工程師需盡可能減少單位面積上的RDS(on)值(即Sp.RDS(on))，以確保芯片在有限的封裝尺寸內(nèi)達成最高的功效。且對于特定的RDS(on)，要盡量降低MOSFET電容CGS和CGD，以達成最低開關損耗。  

第四個FOM為COSS，與降低輸出電容有關，其重要性將逐漸增加。原因來自兩方面：第一，同步FET的閘極電荷損失已大幅降低，輸出電容充放電時產(chǎn)生的電荷損耗水平已大致相當。第二，控制FET的QGD相當微小，以致于影響電壓升降時間的因素為電路電感對輸出電容進行充電的時間，而非電路提供所需閘控充電的能力。在此請?zhí)貏e注意，表1中未列出儲存電荷Qrr，并非Qrr可忽略不計，而是因為采用與上述降低Sp.RDS(on)相同的技術(shù)使其獲得改善，此技術(shù)包含提高單元密度(導因于本體偏置效應)和削減漂移區(qū)塊等。 

設計一款高性能MOSFET需在特定的參數(shù)之間做出權(quán)衡。例如，欲改善RDS(on)×QGD，可通過加大單元間距、犧牲Sp.RDS(on)而完成，還可通過增加一個連接源極的閘極屏蔽、犧牲RDS(on)×QOSS而完成。為避免產(chǎn)生不符理想的組件結(jié)構(gòu)，需綜合這些FOM。此概念已被應用于生產(chǎn)綜合加權(quán)同步FET(FET CWS)FOM，即綜合考慮閘極電荷和輸出電容功耗的效應。此種FOM組合有助于對組件性能做出更精確的評估，此外，通過將轉(zhuǎn)換電壓和閘極驅(qū)動電壓(VIN和VDR)合并后，QG和QOSS的相對重要性取決于應用方式，進而確保改善后的閘極電荷不會對輸出電容產(chǎn)生不利影響，反之亦然。