字符替換 - 通過ADC來詳細了解JESD204B規(guī)范的各層

達到用戶數(shù)據(jù)階段后，如果需要，通過數(shù)據(jù)鏈路中的字符替換可以監(jiān)視并糾正幀和通道對齊。字符替換在幀和多幀邊界處進行。有兩種情況，一是基于幀的字符替換，二是基于多幀的字符替換。在基于幀的字符替換中，若給定通道上某一幀的最后一個字符與上一幀的最后一個字符相同，則發(fā)送器將用/F/字符替換該字符。這一做法同樣適用于使能加擾時，上一幀的最后一個字符是0xFC。在基于多幀的字符替換中，若給定通道上某一多幀的最后一個字符與上一幀的最后一個字符相同，則發(fā)送器將用/A/字符替換該字符。這種情況下，當(dāng)使能加擾時，若上一多幀的最后一個字符是0x7C，字符替換也會進行。CGS、ILAS、用戶數(shù)據(jù)階段以及字符替換的圖解如圖3所示。

在接收器字符替換中，接收器的操作必須與發(fā)送器的操作剛好相同。若檢測到/F/字符，它將被上一幀的最后一個字符替代。若檢測到/A/字符，它將被上一多幀的最后一個字符替代。加擾使能時，/F/字符被0xFC替代，/A/字符被0x7C替代。若接收器檢測到兩個連續(xù)錯誤，它可以重新對齊通道。然而，當(dāng)它執(zhí)行該操作時，數(shù)據(jù)會被破壞。表1是JESD204所有控制字符的簡單列表。有關(guān)控制字符的更多信息，請參閱參考文獻3。

表1. JESD204控制字符

圖3. 數(shù)據(jù)鏈路層—ILAS、CGS、數(shù)據(jù)序列

可以選擇加擾數(shù)據(jù)，但必須注意：加擾要等到ILAS完成后出現(xiàn)第一個八位字之后才會開始。這意味著CGS和ILAS不會加擾。實施加擾可以降低發(fā)送器與接收器之間的高速串行通道上的頻譜峰值輻射。在某些系統(tǒng)設(shè)計中，特定數(shù)據(jù)模式可能會導(dǎo)致產(chǎn)生對給定系統(tǒng)工作頻率不利的頻譜，實施加擾可以解決這一問題。加擾模塊利用一個自同步的加擾模式，其具有如下多項式：1 + x14 + x15(框圖見圖4)。數(shù)據(jù)在8B/10B編碼器之前進行加擾，解碼后在接收器中進行解擾。由于加擾模式是自同步的，因此輸入和輸出端的兩個移位寄存器不得具有相同的初始設(shè)置，否則加擾功能會不起作用。解擾器總是在兩個八位字數(shù)據(jù)之后跟上步伐并與加擾器自動同步。不是所有系統(tǒng)都需要加擾數(shù)據(jù)，因此，該層應(yīng)有能力旁路加擾功能。

圖4. JESD204B加擾/解擾

物理層

在物理層中，數(shù)據(jù)進行串行化，8B/10B編碼數(shù)據(jù)以線路速率發(fā)送和接收。物理層包括串行/解串器(SERDES)模塊、驅(qū)動器、接收器和CDR。由于數(shù)據(jù)傳輸速率非常高，這些模塊常常采用定制單元設(shè)計。JESD204和JESD204A均支持最高3.125 Gbps的速度。JESD204B規(guī)范支持三種可能的速度等級。速度等級1支持最高3.125 Gbps的速度，基于OIF-SxI5-0.10規(guī)范。速度等級2支持最高6.375 Gbps的速度，基于CEI-6G-SR規(guī)范。速度等級3支持最高12.5 Gbps的速度，基于CEI-11G-SR規(guī)范。表2概要顯示了三種速度等級對應(yīng)的一些物理層規(guī)格。

表2. JESD204B物理層規(guī)范

表2列出了各種速度等級的JESD204B標(biāo)準(zhǔn)物理層信號的線路速率、差分電壓、上升/下降時間和總抖動。速度等級越高，信號幅度越小，保持高壓擺率就越容易，因而能夠維持開數(shù)據(jù)眼以正確傳輸信號。這些高速信號具有快速上升沿和下降沿，對電路板設(shè)計的約束非常嚴格。對于許多寬帶RF系統(tǒng)設(shè)計者來說，這不是新鮮事。然而，高速數(shù)字設(shè)計的一個重要區(qū)別是寬帶寬。典型RF系統(tǒng)的信號帶寬約為RF工作頻率的10%或以下。對于這些高速串行通道速率，系統(tǒng)設(shè)計需要考慮的帶寬通常為通道速率的3倍至5倍。通道速率為5 Gbps時，信號帶寬將是7.5 GHz到12.5GHz。對于如此寬的帶寬，保持適當(dāng)?shù)男盘柾暾炔⑶伊私馊绾魏饬啃盘柾暾仁呛苤匾摹?/p>

在串行差分接口中，眼圖是信號完整度的常用測量方法。圖5顯示了以最高3.125 Gbps的速度工作時JESD204發(fā)送器的眼圖罩。表3提供了有關(guān)時序、電壓電平、阻抗和回波損耗的詳細信息。信號不得侵占圖中的米色區(qū)域，必須始終處于白色區(qū)域中。表中給出了發(fā)送器必須滿足眼罩的條件。對于JESD204B規(guī)范中的另外兩種速度等級，也有類似的眼圖罩。詳情請參閱CEI-6G-SR和CEI-11G-SR物理層規(guī)范。有關(guān)眼圖罩的更多信息，請參閱參考文獻2，其中說明了物理層測量。

表3. 眼圖測量

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本文導(dǎo)航

第 1 頁：通過ADC來詳細了解JESD204B規(guī)范的各層
第 2 頁：傳輸層ADC
第 3 頁：字符替換
第 4 頁：?眼圖測量

adc(538832) adc(538832)
JESD204B(18984) JESD204B(18984)

抓住JESD204B接口功能的關(guān)鍵問題

本故障排除指南并未窮盡所有可能，但為使用JESD204B鏈路以及希望了解更多信息的工程師提供了一個很好的基本框架。

2022-01-10 11:06:05

3468

5G無線測試儀高通道數(shù)JESD204B時鐘生成參考設(shè)計

和設(shè)計優(yōu)化。最后，此設(shè)計還包含原理圖、板布局、硬件測試和測試結(jié)果。主要特色高頻 (GSPS) 采樣時鐘生成符合 JESD204B 標(biāo)準(zhǔn)、高通道數(shù)、可擴展的時鐘解決方案適用于射頻采樣 ADC/DAC 的低相

2018-10-15 15:09:38

JESD204C的標(biāo)準(zhǔn)和新變化

的選項。完整的JESD204C規(guī)范可通過 JEDEC獲得。　　本入門文章由兩部分組成，旨在介紹JESD204C標(biāo)準(zhǔn)，著重說明其與JESD204B的不同之處，并詳細闡明為達成上述目標(biāo)、提供對用戶更友好的接口

2021-01-01 07:44:26

JESD204接口簡介

。圖3：第二（當(dāng)前）版——JESD204B在JESD204標(biāo)準(zhǔn)之前的兩個版本中，沒有確保通過接口的確定延遲相關(guān)的條款。JESD204B修訂版通過提供一種機制，確保兩個上電周期之間以及鏈路重新同步期間

2019-05-29 05:00:03

JESD204標(biāo)準(zhǔn)解析

。SYSREF信號作為主時序參考，對齊所有設(shè)備時鐘的內(nèi)部分頻，同樣也對其在各個發(fā)射和接收端中的本地多幀時鐘。這有助于確保通過系統(tǒng)的確定延遲。JESD204B規(guī)范定義了三種設(shè)備子類：子類0– 不支持確定延遲

2019-06-17 05:00:08

JESD204B 串行鏈路的均衡器優(yōu)化

FR-4 材料以全數(shù)據(jù)速率接收清晰的數(shù)據(jù)眼圖。特性使用低成本 PCB 材料實現(xiàn)高性能 JESD204B 串行鏈路了解有損通道的局限性并通過均衡技術(shù)突破限制使用基于公式的方法來優(yōu)化 ADC16DX370 的均衡特性此參考設(shè)計已經(jīng)過測試，并包含 EVM、配置軟件和用戶指南`

2015-05-11 10:40:44

JESD204B中的確定延遲到底是什么？它是否就是轉(zhuǎn)換器的總延遲？

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2021-04-13 06:39:06

JESD204B串行接口時鐘的優(yōu)勢

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2019-06-19 05:00:06

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MS-2503: 消除影響JESD204B鏈路傳輸?shù)囊蛩?/div>

2019-09-20 08:31:46

JESD204B偶爾失鎖的情況

使用AD6688時遇到一個JESD204B IP核問題。參考時鐘為156.25MHz，參數(shù)L=2，F(xiàn)=2，K=32，線速率為6.25Gbps，使用的為SYSREF always中的每個SYSREF都

2019-04-11 21:12:09

JESD204B協(xié)議介紹

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2022-11-21 07:02:17

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2021-04-06 06:53:56

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2018-09-13 14:21:49

JESD204B是什么工作原理？控制字符是什么？

JESD204B的工作原理JESD204B的控制字符

2021-04-06 06:01:20

JESD204B生存指南

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2019-05-28 12:08:12

JESD204B的優(yōu)勢

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2022-11-23 06:35:43

JESD204B的常見疑問解答

問：什么是8b/10b編碼，為什么JESD204B接口需使用這種編碼？答：無法確保差分通道上的直流平衡信號不受隨機非編碼串行數(shù)據(jù)干擾，因為很有可能會傳輸大量相反的1或0數(shù)據(jù)。通過串行鏈路傳輸

2024-01-03 06:35:04

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2018-09-18 11:29:29

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2018-10-15 10:40:45

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in JESD204B high speed serial interfaces for data converters. This reference design features the ADC16DX370, a

2018-08-09 08:40:10

jesd204B調(diào)試經(jīng)驗有哪些？注意事項是什么？

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jesd204b

我最近嘗試用arria 10 soc實現(xiàn)與ad9680之間的jesd204B協(xié)議，看了很多資料，卻依然感覺無從下手，不知道哪位大神設(shè)計過此協(xié)議，希望可以請教一番，在此先謝過。

2017-12-13 12:47:27

jesd204b ip核支持的線速率

因?qū)嶋H需求，本人想使用JESD204b的ip核接收ADC發(fā)送過來的數(shù)據(jù)，ADC發(fā)送的數(shù)據(jù)鏈路速率是15gbps, 廠家說屬于204b標(biāo)準(zhǔn)。我看到jesd204b的ip核標(biāo)準(zhǔn)最大是12.5gbps，但是支持的支持高達16.375 Gb/s的非標(biāo)準(zhǔn)線速率。請問我可以使用這個IP核接收ADC的數(shù)據(jù)嗎？

2020-08-12 09:36:39

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通過同步多個JESD204B ADC實現(xiàn)發(fā)射器定位參考設(shè)計

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2018-07-13 06:47:51

通過同步多個JESD204B ADC實現(xiàn)發(fā)射器定位參考設(shè)計

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AD9164 JESD204B接口的傳輸層是如何對I/Q數(shù)據(jù)進行映射的

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ad9680 JESD204B接口同步信號RX_SYNC失鎖請問怎么解決？

使用AD9680時遇到一個問題，AD9680采樣率為1Gsps，JESD204B IP核的GTX參考時鐘為250MHz，參數(shù)L=4，F(xiàn)=2，K=32，線速率為10Gbps，使用的為SYSREF

2018-08-08 07:50:35

一文讀懂JESD204B標(biāo)準(zhǔn)系統(tǒng)

JESD204B到底是什么呢？是什么導(dǎo)致了JESD204B標(biāo)準(zhǔn)的出現(xiàn)？什么是JESD204B標(biāo)準(zhǔn)？為什么關(guān)注JESD204B接口？

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通道成為可能，并且對用于蜂窩基站的無線基礎(chǔ)設(shè)施收發(fā)器尤為重要。JESD204A還提供多器件同步支持，這有利于醫(yī)療成像系統(tǒng)等使用大量ADC的應(yīng)用。JESD204B是該規(guī)范的第三個修訂版，將最大通道速率

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2023-12-04 07:30:17

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2021-09-29 06:56:22

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2018-08-15 07:16:07

在Xilinx FPGA上快速實現(xiàn)JESD204B

。JESD204B 協(xié)議實現(xiàn)概述JESD204B規(guī)范定義了實現(xiàn)該協(xié)議數(shù)據(jù)流的四個關(guān)鍵層，如圖1所示。傳輸層完成樣本和未加擾的幀數(shù)據(jù)之間的映射和解映射?？蛇x的加擾層可用來加擾/解擾8 位字，以擴散頻譜尖峰來

2018-10-16 06:02:44

基于高速串行數(shù)字技術(shù)的JESD204B鏈路延時設(shè)計

延遲變體之間的權(quán)衡因素使用公式化和基于規(guī)程的方法來設(shè)計鏈路延遲使用德州儀器 (TI) 的 ADC16DX370 或 LM97937 ADC 以及 Xilinx Kintex 7 FPGA 實現(xiàn) JESD204B 鏈路

2018-11-21 16:51:43

如何去實現(xiàn)JESD204B時鐘？

JESD204B數(shù)模轉(zhuǎn)換器的時鐘規(guī)范是什么？JESD204B數(shù)模轉(zhuǎn)換器有哪些優(yōu)勢？如何去實現(xiàn)JESD204B時鐘？

2021-05-18 06:06:10

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的模數(shù)轉(zhuǎn)換器(ADC)和數(shù)模轉(zhuǎn)換器(DAC)支持最新的JESD204B串行接口標(biāo)準(zhǔn)，出現(xiàn)了FPGA與這些模擬產(chǎn)品的最佳接口方式問題。FPGA一直支持千兆串行/解串(SERDES)收發(fā)器。然而在過去，大多數(shù)ADC

2021-04-06 09:46:23

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JESD204B系統(tǒng)（以LMK04821系列器件作為時鐘解決方案）的高級方框圖。圖1：典型的JEDEC JESD204B應(yīng)用方框圖 LMK04821憑借來自第二鎖相環(huán)（PLL）電壓控制振蕩器的單個SYSREF時鐘分頻器來產(chǎn)生SYSREF信號。信號從分頻器被分配到個別的輸出路徑…

2022-11-18 06:36:26

寬帶數(shù)據(jù)轉(zhuǎn)換器應(yīng)用的JESD204B與串行LVDS接口考量

interface.　　開發(fā)串行接口業(yè)界標(biāo)準(zhǔn)JESD204A/JESD204B的目的在于解決以高效省錢的方式互連最新寬帶數(shù)據(jù)轉(zhuǎn)換器與其他系統(tǒng)IC的問題。其動機在于通過采用可調(diào)整高速串行接口，對接口進行標(biāo)準(zhǔn)化

2021-11-03 07:00:00

小說 JESD

JESD204b接口已經(jīng)在國內(nèi)好幾年，但是幾乎沒有一篇文章和其實際應(yīng)用相關(guān)。其實對于一個關(guān)于JESD204b接口ADC項目來講一共大致有5個部分：ADC內(nèi)核，ADC的JESD接口，[color

2017-08-09 20:33:19

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2019-06-20 08:05:16

當(dāng)我重置時從jesd204b接收的adc采樣數(shù)據(jù)有時不平滑

你好，有些身體可以幫助我。我使用ultrascale和jesd204 ip（版本7.0，vivado2016.1），adc芯片是TI的ads54j60，lmfs是8224，子類0，線速率是5Gb

2019-04-24 08:27:05

無法在Vivado 2013.4中為JESD204B v5.1生成比特流

嗨，我嘗試在Vivado 2013.4中構(gòu)建我們的設(shè)計并構(gòu)建Xilinx JESD204B設(shè)計示例，我收到以下錯誤：錯誤：[Common 17-69]命令失?。捍嗽O(shè)計包含不支持比特流生成的內(nèi)核

2018-12-10 10:39:23

時序至關(guān)重要：怎么提高JESD204B時鐘方案的性能

的SYSREF模式，您可在整個系統(tǒng)中輕松創(chuàng)建確定性的相位關(guān)系。在JESD204B設(shè)計等方面，有沒有您希望我們談及的其它時鐘設(shè)計挑戰(zhàn)？歡迎通過登錄在下邊發(fā)表評論來告知筆者。

2018-09-06 15:10:52

構(gòu)建JESD204B鏈路的步驟

作者：Ken C在上篇博客《理解JESD204B協(xié)議》中，我對 JESD204B 協(xié)議中的三個狀態(tài)進行了概括性的功能介紹。這三個狀態(tài)對于在鏈路的 TX 和 RX 之間構(gòu)建有效數(shù)據(jù)鏈路非常重要，它們

2018-09-13 09:55:26

構(gòu)建JESD204B鏈路的步驟

在上篇博客《理解JESD204B協(xié)議》中，我對 JESD204B 協(xié)議中的三個狀態(tài)進行了概括性的功能介紹。這三個狀態(tài)對于在鏈路的 TX 和 RX 之間構(gòu)建有效數(shù)據(jù)鏈路非常重要，它們是：代碼組同步

2022-11-21 07:18:42

測試JESD204無法正常工作

你好，我試圖僅在測試模式下測試JESD204B v6.2：001：無限期地發(fā)送/接收/K28.5/但首先在desing塊中有一個錯誤：[BD 41-967] AXI接口引腳/ jesd204

2019-04-19 13:06:30

高通道數(shù)JESD204B菊鏈可擴展時鐘解決方案

原理圖、板布局、硬件測試和測試結(jié)果。主要特色高頻 (GSPS) 采樣時鐘生成符合 JESD204B 標(biāo)準(zhǔn)、具有高通道數(shù)且可擴展的時鐘解決方案適用于射頻采樣 ADC/DAC 的低相位噪聲時鐘可配置相位同步

2018-12-28 11:54:19

JESD204B FPGA調(diào)試軟件加快高速設(shè)計速度

全球領(lǐng)先的高性能信號處理解決方案供應(yīng)商ADI今天發(fā)布了一款基于FPGA的參考設(shè)計及配套軟件和HDL代碼，該參考設(shè)計可降低集成JESD204B兼容轉(zhuǎn)換器的高速系統(tǒng)的設(shè)計風(fēng)險。該軟件為JESD204B

2013-10-17 16:35:20

909

在Xilinx_FPGA上快速實現(xiàn)_JESD204B協(xié)議

在Xilinx FPGA上快速實現(xiàn) JESD204B

2016-01-04 18:03:06

如何構(gòu)建JESD204B 有效鏈路

2017-04-08 04:38:04

2689

JESD204B協(xié)議概述

在使用我們的最新模數(shù)轉(zhuǎn)換器 (ADC) 和數(shù)模轉(zhuǎn)換器 (DAC) 設(shè)計系統(tǒng)時，我已知道了很多有關(guān) JESD204B 接口標(biāo)準(zhǔn)的信息，這些器件使用該協(xié)議與 FPGA 通信。此外，我還在 E2E

2017-04-08 04:48:17

2131

基于JESD204B高速數(shù)據(jù)傳輸協(xié)議通過DDC魔法乘以ADC的虛擬通道數(shù)

JESD204B是一種高速數(shù)據(jù)傳輸協(xié)議，采用8位/10位編碼和加擾技術(shù)，旨在確保足夠的信號完整性。針對JESD204B標(biāo)準(zhǔn)，總吞吐量變?yōu)樵诖嗽O(shè)置中，由于AD9250中沒有其他數(shù)字處理任務(wù)，所以JESD204B鏈路（JESD204B發(fā)射器）一目了然。

2017-09-08 11:36:03

JESD204B SystemC module 設(shè)計簡介(一)

本設(shè)計致力于用SystemC語言建立JESD024B的協(xié)議標(biāo)準(zhǔn)模型，描述JESD204B的所有行為，并且能夠保證用戶可以通過該JESD204B的SystemC庫，進行JESD204B行為的仿真

2017-11-17 09:36:56

3002

JESD204B標(biāo)準(zhǔn)及演進歷程

在從事高速數(shù)據(jù)擷取設(shè)計時使用FPGA的人大概都聽過新JEDEC標(biāo)準(zhǔn)「JESD204B」的名號。近期許多工程師均聯(lián)絡(luò)德州儀器，希望進一步了解 JESD204B 接口，包括與FPGA如何互動、JESD204B如何讓他們的設(shè)計更容易執(zhí)行等。本文介紹 JESD204B標(biāo)準(zhǔn)演進，以及對系統(tǒng)設(shè)計工程師有何影響。

2017-11-18 02:57:01

13942

JESD204B在時鐘方面的設(shè)計及其驗證實現(xiàn)

規(guī)范，以及利用TI 公司的芯片實現(xiàn)其時序要求。 1. JESD204B 介紹 1.1 JESD204B 規(guī)范及其優(yōu)勢 JESD204 是基于SerDes 的串行接口標(biāo)準(zhǔn)，主要用于數(shù)模轉(zhuǎn)換器和邏輯器件之間

2017-11-18 08:00:01

1831

JESD204B接口標(biāo)準(zhǔn)中的眼圖測量

該視頻將為觀眾介紹JESD204B接口中的眼圖測量。

2019-08-01 06:19:00

3157

JESD204B接口標(biāo)準(zhǔn)如何用于ADC到FPGA設(shè)計中

ADI和Xilinx的專家解釋了JESD204B接口標(biāo)準(zhǔn)的重要性，并說明了該標(biāo)準(zhǔn)如何用于ADC到FPGA設(shè)計中。

2019-08-01 06:15:00

2596

JESD204B接口中的眼圖測量方法

該視頻將為觀眾介紹JESD204B接口中的眼圖測量。

2019-08-19 06:06:00

4377

實現(xiàn)JESD204B A/D轉(zhuǎn)換器至FPGA設(shè)計的方法和技巧（3.3）

來自ADI公司和Xilinx公司的專家齊聚一堂，共同展示兩種JESD204B A/D轉(zhuǎn)換器至FPGA設(shè)計，同時介紹其實現(xiàn)技巧。

2019-07-03 06:14:00

1959

JESD204B在A/D轉(zhuǎn)換器到FPGA設(shè)計中的作用（3.2）

來自ADI公司和Xilinx公司的專家齊聚一堂，共同講解JESD204B介面標(biāo)準(zhǔn)的重要性，同時介紹它在A/D轉(zhuǎn)換器到FPGA設(shè)計中的作用。

2019-07-03 06:13:00

1291

悄悄告訴你們?nèi)绾问褂?b class="flag-6" style="color: red">JESD204B同步多個ADC！

）和并行輸出ADC的需要，延遲不一致的問題對系統(tǒng)設(shè)計人員而言歷來是一個難題。 JESD204B提供了一個方法通過一個或多個差分信號發(fā)送高速串行數(shù)據(jù)，比如發(fā)送ADC的輸出。JESD204B規(guī)范本身具有實現(xiàn)通道間粗調(diào)對齊的功能。數(shù)據(jù)分割為幀，并持續(xù)發(fā)送至

2021-03-25 14:49:55

5629

LTC2122：帶JESD204B串行輸出的雙14位170 Msps ADC數(shù)據(jù)表

LTC2122：帶JESD204B串行輸出的雙14位170 Msps ADC數(shù)據(jù)表

2021-05-09 21:06:02

帶JESD204B串行接口的14位250 Msps ADC系列

帶JESD204B串行接口的14位250 Msps ADC系列

2021-05-18 15:04:50

LTC2123：帶JESD204B串行輸出的雙14位250 Msps ADC數(shù)據(jù)表

LTC2123：帶JESD204B串行輸出的雙14位250 Msps ADC數(shù)據(jù)表

2021-05-24 08:01:59

JESD204B是否真的適合你

作者：Sureena Gupta 如果您有接觸使用 FPGA 的高速數(shù)據(jù)采集設(shè)計，沒準(zhǔn)聽說過新術(shù)語“JESD204B”。我在工作中看到過很多工程師詢問有關(guān) JESD204B 接口的信息以及

2021-11-10 09:43:33

528

JESD204B時鐘網(wǎng)絡(luò)原理概述

明德?lián)P的JESD204B采集卡項目綜合上板后，可以使用上位機通過千兆網(wǎng)來配置AD9144和AD9516板卡，實現(xiàn)高速ad采集。最終可以在示波器和上位機上采集到設(shè)定頻率的正弦波。本文重點介紹JESD204B時鐘網(wǎng)絡(luò)。

2022-07-07 08:58:11

1295

在串行LVDS和JESD204B接口之間選擇

本文余下篇幅將探討推動該規(guī)范發(fā)展的某些關(guān)鍵的終端系統(tǒng)應(yīng)用，以及串行低壓差分信號(LVDS)和JESD204B的對比。

2022-08-05 14:18:00

1105

通過同步多個JESD204B ADC實現(xiàn)發(fā)射器定位參考設(shè)計

電子發(fā)燒友網(wǎng)站提供《通過同步多個JESD204B ADC實現(xiàn)發(fā)射器定位參考設(shè)計.zip》資料免費下載

2022-09-05 15:10:46

如何構(gòu)建您的JESD204B 鏈路

如何構(gòu)建您的JESD204B 鏈路

2022-11-04 09:52:11

理解JESD204B協(xié)議

理解JESD204B協(xié)議

2022-11-04 09:52:12

JESD204B：適合您嗎？

JESD204B：適合您嗎？

2022-11-07 08:07:23

JESD204B學(xué)習(xí)手冊

JESD204B接口一般用在高速的AD和DA芯片上，用于傳輸采集到的數(shù)據(jù)。該接口相比LVDS可以減少大量的IO管腳，所以正在逐步取代LVDS接口(引用wp446-jesd204b.pdf)。

2022-12-22 09:45:18

1771

FMC子卡設(shè)計原理圖：FMCJ456-基于JESD204B的2路3GspsAD 2路3Gsps DA FMC子卡

MC子卡模塊, 超寬帶接收機, 多通道MIMO通信, JESD204B板卡, JESD204B

2023-01-06 10:06:44

439

在賽靈思FPGA上快速實現(xiàn)JESD204B

JESD204是一款高速串行接口，用于將數(shù)據(jù)轉(zhuǎn)換器（ADC和DAC）連接到邏輯器件。該標(biāo)準(zhǔn)的修訂版B支持高達12.5 Gbps的串行數(shù)據(jù)速率，并確保JESD204鏈路上的可重復(fù)確定性延遲。隨著轉(zhuǎn)換器速度和分辨率的不斷提高，JESD204B接口在ADI公司的高速轉(zhuǎn)換器和集成RF收發(fā)器中變得越來越普遍。

2023-01-09 16:41:38

2968

JESD204B是FPGA中的新流行語嗎

JESD204B規(guī)范是JEDEC標(biāo)準(zhǔn)發(fā)布的較新版本，適用于數(shù)據(jù)轉(zhuǎn)換器和邏輯器件。如果您正在使用FPGA進行高速數(shù)據(jù)采集設(shè)計，您會聽到新的流行詞“JESD204B”。與LVDS和CMOS接口相比，這一較新的版本具有顯著的優(yōu)勢，因為它包括更簡單的布局和更少的引腳數(shù)。

2023-05-26 14:49:31

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