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行為型設(shè)計模式在UVM中的應(yīng)用

接下來介紹行為型設(shè)計模式在UVM中的應(yīng)用。

2023-08-09 標(biāo)簽：算法函數(shù)UVM 713 0

分享一些SystemVerilog的coding guideline

本文分享一些SystemVerilog的coding guideline。

2023-11-22 標(biāo)簽：二進(jìn)制Verilog數(shù)字電路 712 0

看看這個"UVM陷阱"，你是不是也遇到過

設(shè)計一個run函數(shù)用于處理某些業(yè)務(wù)邏輯，并在UVC的main_phase中調(diào)用。看似簡單的邏輯，運(yùn)行仿真后得到如下的信息：

2023-05-08 標(biāo)簽：函數(shù)UVM 688 0

層次化的UVM TLM連接

TLM接口的使用將驗(yàn)證環(huán)境中的每個組件與其他組件隔離。驗(yàn)證環(huán)境實(shí)例化一個組件，并完成其ports/exports的連接，不需要進(jìn)一步了解驗(yàn)證組件具體的實(shí)現(xiàn)。

2023-05-29 標(biāo)簽：接口封裝UVM 657 0

我的第三個UVM代碼—把testcase與driver分開

在testcase里驅(qū)動interface，當(dāng)代碼越來越多，需要考慮把環(huán)境拆分成多個小的環(huán)境，便于修改和維護(hù)。

2023-06-15 標(biāo)簽：仿真器UVMsequence 657 0

如何將sequences類型添加或注冊到sequence library里呢？

uvm_sequence_library是從uvm_sequence擴(kuò)展而來的，它是一個容納了一系列其它sequences類型的容器，在啟動時，它會根據(jù)...

2023-09-08 標(biāo)簽：UVMsequence 650 0

UVM Transaction-Level驗(yàn)證組件

如下圖所示，UVM中的TLM接口為組件之間Transaction的發(fā)送和接收提供了一套統(tǒng)一的通信方法。

2023-05-29 標(biāo)簽：發(fā)生器UVMTLM 645 0

軟件仿真、硬件仿真、原型驗(yàn)證是如何工作的？

在整個芯片開發(fā)中，芯片設(shè)計的驗(yàn)證階段就像一場前線戰(zhàn)斗，可以說是整道防線上成敗的關(guān)鍵。在芯片進(jìn)入生產(chǎn)之前，需要保證其設(shè)計完全符合需求規(guī)格，解決所有潛在的風(fēng)...

2023-06-14 標(biāo)簽：寄存器VHDL語言RTL 645 0

編寫動態(tài)的驗(yàn)證環(huán)境

作為一名DV，開發(fā)驗(yàn)證環(huán)境，編寫驗(yàn)證環(huán)境也算是必備基礎(chǔ)技能了。雖然每天都會coding，但最終寫出來的代碼，是一次性代碼，還是方法？

2023-07-17 標(biāo)簽：處理器寄存器SoC芯片 622 0

迭代模式在UVM中的應(yīng)用有哪些

行為型設(shè)計模式數(shù)量較多，上一篇介紹了模板模式和策略模式，下面對迭代模式進(jìn)行介紹，挖掘其在UVM中的應(yīng)用。

2023-08-14 標(biāo)簽：UVMpythonDUT 620 0

Python中的迭代器介紹 迭代器在scoreboard中的應(yīng)用有哪些？

Iterator Design Pattern: 對容器 (聚合類，集合數(shù)據(jù)等) 的遍歷操作從容器中拆分出來，放到迭代器中，實(shí)現(xiàn)迭代操作的解耦。

2023-08-08 標(biāo)簽：UVM生成器python 619 0

數(shù)字IC驗(yàn)證之基本的TLM通信

提高驗(yàn)證生產(chǎn)力的關(guān)鍵之一就是在合適的**抽象層次**思考問題和完成驗(yàn)證工作，為此UVM提供了 **事務(wù)級別（transaction level）** 的...

2023-06-25 標(biāo)簽：IC設(shè)計UVMTLM 571 0