級聯(lián)式PLL時鐘抖動濾除技術實現(xiàn)的設計說明

　　本文針對全方位的信號路徑系統(tǒng)中的高速全差分運放及高頻寬14位模擬/數(shù)字轉(zhuǎn)換器的隨機及固定時鐘抖動，具體分析、研究了超低噪聲兼時鐘抖動濾除技術。研究選用雙級聯(lián)PLLatinum架構，配置高性能壓控振蕩器（VCXO），很好地實現(xiàn)了降噪和時鐘抖動濾除的作用。

　　隨著電子信息技術的發(fā)展，數(shù)據(jù)傳輸在軍事航空、無線網(wǎng)絡基礎構建、測試與測量中發(fā)揮了巨大的作用。而時鐘作為通信終端、發(fā)射與接收定量和同步標準，成為不可或缺的關鍵部分。信號傳輸過程中，晶振參考時鐘本身具有較低的抖動，但由于 IC、開關電源噪聲、數(shù)據(jù)或時鐘線的干擾引起的隨機抖動和周期抖動（PJ）對時鐘質(zhì)量及系統(tǒng)性能都有比較大的影響。典型的信號路徑設計由信號傳感器、模擬信號處理區(qū)塊、數(shù)據(jù)轉(zhuǎn)換器、接口及數(shù)字處理區(qū)塊等多個不同環(huán)節(jié)組成，為了使系統(tǒng)充分發(fā)揮性能，路徑所采用的主要元件必須符合有關要求。以模擬/數(shù)字轉(zhuǎn)換器為例，系統(tǒng)設計工程師希望其信噪比（SNR）須不可低于60dB，因此14位的高頻寬、頻率要求高達1Gpsp的數(shù)據(jù)轉(zhuǎn)換器被得以使用。在系統(tǒng)設計和使用的過程中，使用數(shù)據(jù)信號和參考時鐘定位采樣是重要環(huán)節(jié)，高精密時鐘發(fā)生技術進而成為亟待發(fā)展的技術之一。通常情況下，設計所使用的單鎖相環(huán) （PLL）式時鐘發(fā)生器在工作過程中，乘法器會放大時鐘抖動，同時引入其自身抖動，無法滿足均值抖動指標 Jrms《1ps@（12KHz~20MHz）的要求。為了實現(xiàn)超低噪聲精密時鐘的發(fā)生，筆者對級聯(lián)式PLL時鐘抖動濾除技術做了研究和探討，并對系統(tǒng)時鐘抖動做和具體分析。