最大信噪比與時(shí)鐘抖動(dòng)的關(guān)系

在為高速ADC設(shè)計(jì)時(shí)鐘網(wǎng)絡(luò)時(shí)，抖動(dòng)是最關(guān)鍵的參數(shù)之一。時(shí)鐘抖動(dòng)量將設(shè)置給定輸入頻率下可以達(dá)到的最大SNR。大多數(shù)現(xiàn)代高速ADC都有大約80fs的抖動(dòng)，ADC的編碼時(shí)鐘應(yīng)該在這個(gè)范圍內(nèi)。它當(dāng)然應(yīng)該小于1ps，以實(shí)現(xiàn)ADC的最大性能。

SNR和抖動(dòng)之間的關(guān)系由以下公式給出：

其中fin是輸入信號(hào)的頻率，tj是時(shí)鐘的抖動(dòng)。該公式表明，對(duì)于高頻輸入信號(hào)和固定量的抖動(dòng)，最大SNR將降低。這是因?yàn)樵诮o定的抖動(dòng)量下，更快的壓擺信號(hào)將具有更多的電壓誤差：

圖1.ADC 噪聲與時(shí)鐘抖動(dòng)的關(guān)系

對(duì)于頻率成分相對(duì)較低的輸入信號(hào)，例如在1MHz以下，時(shí)鐘抖動(dòng)變得不那么重要，但是當(dāng)輸入信號(hào)的頻率為幾百兆赫茲時(shí)，時(shí)鐘上的抖動(dòng)將成為誤差的主要來源，并且將成為SNR的限制因素。

下面是一個(gè)簡(jiǎn)單的圖表，顯示了SNR如何隨著輸入頻率和時(shí)鐘抖動(dòng)而降低：

圖2.LTC2208 SNR 與頻率 vs. 有效值抖動(dòng)的關(guān)系

只需在X軸上找到您使用的輸入頻率，在Y軸上找到所需的SNR，您就可以準(zhǔn)確地看到時(shí)鐘上需要多小的抖動(dòng)才能達(dá)到所需的SNR。為了將時(shí)鐘的抖動(dòng)與ADC的抖動(dòng)相結(jié)合，您需要用功率將這兩個(gè)項(xiàng)相加。

例如，如果你有一個(gè)100MHz的輸入信號(hào)，并且你想要78dB的SNR，你將需要一個(gè)抖動(dòng)小于200fs的時(shí)鐘源。典型的FPGA將具有高達(dá)50ps的加性抖動(dòng)，不應(yīng)使用ADC時(shí)鐘。通常，VCXO和低抖動(dòng)PLL是最佳的ADC時(shí)鐘源。

需要注意的是，這些方程源自標(biāo)準(zhǔn)采樣理論，適用于任何制造商的所有ADC。

在設(shè)計(jì)具有高速ADC的系統(tǒng)時(shí)，考慮時(shí)鐘抖動(dòng)非常重要。它會(huì)嚴(yán)重限制您在系統(tǒng)中可以實(shí)現(xiàn)的SNR，并且可能會(huì)在系統(tǒng)設(shè)計(jì)中停止顯示。保持盡可能低的時(shí)鐘抖動(dòng)與前端電路的設(shè)計(jì)同樣重要。它不應(yīng)該是事后的想法，而應(yīng)該在設(shè)計(jì)的第一階段考慮。

審核編輯：郭婷