雙環(huán)路時鐘發(fā)生器清除抖動，提供多個高頻輸出

隨著數(shù)據(jù)轉(zhuǎn)換器的速度和分辨率不斷提高，對相位噪聲更低的更高頻率采樣時鐘源的需求也在增長。呈現(xiàn)給時鐘輸入的集成相位噪聲（抖動）是設計人員在創(chuàng)建蜂窩基站、軍用雷達系統(tǒng)和其他需要高速、高性能時鐘信號的設計時面臨的眾多性能瓶頸之一。一個普通系統(tǒng)有幾個低頻、嘈雜的信號，PLL可以將其上變頻到更高的頻率，以便為這些器件計時。單個高頻PLL可以解決頻率轉(zhuǎn)換問題，但很難創(chuàng)建一個環(huán)路帶寬足夠低的PLL來濾除噪聲基準電壓源的影響。具有低頻、高性能VCO/VCXO和低環(huán)路帶寬的PLL可以清除嘈雜的基準電壓源，但不能提供高頻輸出。通過組合兩個PLL可以獲得高速和噪聲濾波：一個具有窄環(huán)帶寬的低頻器件用于抖動清除，然后是一個具有更寬環(huán)路帶寬的高頻器件。

一些現(xiàn)代雙環(huán)模擬PLL集成在單個芯片上，使設計人員能夠減少低頻參考抖動，同時提供高頻、低相位噪聲輸出。這節(jié)省了寶貴的PCB面積，并允許從單個相位對齊源對多個需要不同頻率的器件進行時鐘。

AD9523、AD9523-1和AD9524時鐘發(fā)生器（如圖1所示）由兩個串聯(lián)的模擬PLL組成。第一個PLL（PLL1）清除參考抖動，而第二個PLL（PLL2）產(chǎn)生高頻相位對齊輸出。PLL2 還可以產(chǎn)生高基頻，從中可以導出各種較低頻率。PLL1 使用外部低頻 VCXO 和部分嵌入式三階環(huán)路濾波器來創(chuàng)建環(huán)路帶寬在 30 Hz 至 100 Hz 范圍內(nèi)的 PLL。該環(huán)路的帶寬直接影響將傳播到輸出的參考輸入相位噪聲量。PLL2采用以3.8 GHz為中心的內(nèi)部高速VCO（AD3-9523為1 GHz）和部分嵌入式三階環(huán)路濾波器，標稱環(huán)路帶寬約為500 kHz。該內(nèi)部VCO的帶寬和相位噪聲直接影響整個輸出的寬帶相位噪聲。

圖1.AD9523-1的框圖

許多工程師將雙環(huán)路PLL視為頻率轉(zhuǎn)換器，可將參考輸入抖動降低固定量，但更準確地說，將它們視為低相位噪聲頻率轉(zhuǎn)換器，其性能受每個PLL的環(huán)路帶寬和VCO/VCXO的相位噪聲曲線的影響。

ADIsimCLK?仿真工具提供了一種簡單的方法來確定參考相位噪聲對雙環(huán)PLL輸出相位噪聲的影響。本示例使用ADIsimCLK對噪聲基準電壓源對AD9523-1整體相位噪聲的影響進行建模。圖2顯示了一個具有典型相位噪聲曲線的仿真122.88 MHz基準電壓源。

圖2.參考相位噪聲曲線，頻率為122.88 MHz。

PLL1依靠高性能VCXO和低環(huán)路帶寬來衰減基準電壓源的相位噪聲，從而使VCXO的相位噪聲占主導地位。本例使用Crystek CVHD-950 VCXO生成與參考輸入相同的輸出頻率。這顯示了PLL1輸出端出現(xiàn)多少參考相位噪聲的直接比較。圖3比較了Crystek CVHD-950 VCXO的相位噪聲曲線和參考輸入相位噪聲。

圖3.Crystek CVHD-950 相位噪聲曲線，頻率為 122.88 MHz。

圖4和表1顯示了用于仿真AD9523-1的基準輸入的PLL1輸出相位噪聲響應和圖1所示PLL3 VCXO相位噪聲曲線的ADIsimCLK配置參數(shù)。表2顯示了ADIsimCLK在給定這些設置時生成的PLL1環(huán)路濾波器值。

圖4.ADIsimCLK v9523.1中的AD1-5配置。

表 1.PLL1 配置參數(shù)

表 2.由ADIsimCLK生成的PLL1環(huán)路濾波器元件值

圖5顯示了ADIsimCLK在1.122 MHz（實線）時PLL88的仿真輸出，以及噪聲122.88 MHz基準電壓源（虛線）的原始相位噪聲曲線。請注意，PLL1輸出的相位噪聲遠低于原始參考輸入相位噪聲。PLL1的環(huán)路帶寬顯著衰減基準電壓源的相位噪聲，允許VCXO的低相位噪聲曲線在30 Hz環(huán)路濾波器截止頻率之后占主導地位。如果參考相位噪聲在所有失調(diào)頻率范圍內(nèi)增加，則輸出相位噪聲只會隨著PLL1環(huán)路帶寬的函數(shù)而增加。

圖5.使用抖動基準的PLL1輸出相位噪聲。

圖6和圖7顯示AD9523-1 PLL1輸出的相位噪聲比圖6所示的噪聲基準電壓源高12 dB和2 dB。超過約20 kHz的失調(diào)頻率時，PLL1的輸出相位噪聲主要取決于其環(huán)路設置和VCXO的性能。因此，積分范圍從20 kHz偏移開始，盡管基準輸入相位噪聲增加了12 dB，但抖動性能只會略有變化。這是將PLL1設計為具有低環(huán)路帶寬并使用低相位噪聲VCXO的直接結(jié)果。低頻、高性能VCXO，具有低K值VCO必須用于創(chuàng)建足夠小的 PLL1 環(huán)路帶寬來執(zhí)行此抖動清除。PLL1 的低相位噪聲輸出現(xiàn)在用作 PLL2 的參考，以創(chuàng)建相位對齊的高頻輸出。

圖6.使用各種基準的PLL1輸出相位噪聲。

圖7.使用各種基準的變焦PLL1輸出相位噪聲。

PLL2 包含一個以 3 GHz 為中心的內(nèi)部 VCO，允許高達 1 GHz 的輸出頻率。為了將噪聲輸入基準電壓源與AD9523系列的總相位噪聲進行比較，請檢查122.88 MHz（FVCO除以 24）。請注意，PLL2 的輸出通常用于頻率轉(zhuǎn)換或高頻輸出。表3顯示了輸入到ADIsimCLK中的PLL2配置參數(shù)。表4顯示了ADIsimCLK在給定這些設置時生成的PLL2環(huán)路濾波器值。

表 3.PLL2 配置參數(shù)

表 4.來自ADIsimCLK的PLL2環(huán)路濾波器元件值

圖8和圖9將每個基準輸入相位噪聲與ADIsimCLK仿真的AD9523-1產(chǎn)生的輸出相位噪聲進行了比較。請注意，在10 kHz和1 MHz之間增加了相位噪聲基座。這是由于PLL2的內(nèi)部VCO相位噪聲造成的。

圖8.使用各種基準的PLL2輸出相位噪聲。

圖9.使用各種基準的變焦PLL2輸出相位噪聲。

PLL2中的內(nèi)部VCO相位噪聲在大約5 kHz偏移頻率后足夠高，以至于它開始主導器件的整體輸出相位噪聲。增加的參考相位噪聲對5 kHz失調(diào)區(qū)域之后的輸出相位噪聲影響最小。

結(jié)論

PLL1的抖動清除特性可防止大部分基準輸入相位噪聲達到PLL2。嘈雜的基準電壓源輸入確實會影響接近相位噪聲（低于10 kHz的偏移），但器件的整體輸出抖動主要取決于器件的性能，而不是基準電壓源的性能。在計算12 kHz至20 MHz的集成抖動的情況下，無論輸入抖動如何，輸出抖動都可能相同。與其說雙環(huán)路模擬PLL可以衰減多少抖動，不如說真正的性能衡量標準應該是它產(chǎn)生的抖動量。

審核編輯：郭婷