FPGA架構(gòu)的學(xué)習(xí)教程之深入理解LUT

　　有所成就是人生唯一的真正的樂(lè)趣。

　　LUT的一個(gè)重要功能是邏輯函數(shù)發(fā)生器。本質(zhì)上，邏輯函數(shù)發(fā)生器存儲(chǔ)的是真值表（Truth Table）的內(nèi)容，而真值表則是通過(guò)布爾表達(dá)式獲得。在vivado中，打開網(wǎng)表文件，選擇相應(yīng)的LUT，在property窗口中可以看到真值表。

　　從邏輯電路角度看，LUT是構(gòu)成組合邏輯電路的重要單元，正因?yàn)槿绱耍渤蔀榱藭r(shí)序電路中，影響邏輯級(jí)數(shù)的重要因素。了解常規(guī)電路的邏輯級(jí)數(shù)對(duì)于設(shè)計(jì)初期時(shí)序評(píng)估是很有必要的。

　　以加法器為例：相應(yīng)的RTL代碼如下（因?yàn)?a href='http://wenjunhu.com/tags/verilog/' target='_blank' class='arckwlink_none'>verilog不支持二維輸入輸出，采用systemverilog語(yǔ)法）

　　可以看出邏輯級(jí)數(shù)3（LUT+carry+carry）。同理得到，對(duì)于32bit為6，48bit邏輯級(jí)數(shù)為8?！酒鋵?shí)邏輯級(jí)數(shù)有點(diǎn)高了，對(duì)于跑300M+有點(diǎn)困難，后面的文章會(huì)有解決方案】。

　　1個(gè)LUT6可以實(shí)現(xiàn)4選1的數(shù)據(jù)選擇器（MUX），同時(shí)LUT6可以與SLICE中的F7MUX、F8MUX、F9MUX等一起構(gòu)成更大MUX。對(duì)于8選1的MUX，其邏輯級(jí)數(shù)為2（1個(gè)LUT+1個(gè)F7MUX）。

　　對(duì)于16選1的MUX，其邏輯級(jí)數(shù)為3（1個(gè)LUT+1個(gè)F7MUX+1個(gè)F8MUX）；

　　而32選1的MUX可在一個(gè)SLICE（針對(duì)UltraScale和UltraScale Plus芯片）中實(shí)現(xiàn)，消耗8個(gè)LUT6，4個(gè)F7MUX，2個(gè)F8MUX和1個(gè)F9MUX，因此，邏輯級(jí)數(shù)為4（1個(gè)LUT+1個(gè)F7MUX+1個(gè)F8MUX+1個(gè)F9MUX）。