Xilinx FPGA常用原語(yǔ)介紹

原語(yǔ)，即primitive。不同的廠商，原語(yǔ)不同；同一家的FPGA，不同型號(hào)的芯片，可以也不一樣；原語(yǔ)類(lèi)似最底層的描述方法。使用原語(yǔ)的好處，可以直接例化使用，不用定制IP；即可通過(guò)復(fù)制原語(yǔ)的語(yǔ)句，然后例化IP，就可使用；Xilinx是通過(guò)直接修改原語(yǔ)中的參數(shù)再例化IP來(lái)使用；Xilinx公司的原語(yǔ)分為10類(lèi)，包括：計(jì)算組件，IO端口組件，寄存器/鎖存器，時(shí)鐘組件，處理器組件，移位寄存器，配置和檢測(cè)組件，RAM/ROM組件，Slice/CLB組件，G-tranceiver。下圖所示為UG799中對(duì)原語(yǔ)的分類(lèi)列表。

項(xiàng)目中主要用到的原語(yǔ)與IO端口有關(guān)，所以基本在Input/Output Functions 和IO兩類(lèi)中。下面著重介紹實(shí)際中所用到的幾個(gè)原語(yǔ)，芯片A7系列。

1. IBUF和IBUFDS（IO）

IBUF是輸入緩存，一般vivado會(huì)自動(dòng)給輸入信號(hào)加上，IBUFDS是IBUF的差分形式，支持低壓差分信號(hào)（如LVCMOS、LVDS等）。在IBUFDS中，一個(gè)電平接口用兩個(gè)獨(dú)特的電平接口（I和IB）表示。一個(gè)可以認(rèn)為是主信號(hào)，另一個(gè)可以認(rèn)為是從信號(hào)。主信號(hào)和從信號(hào)是同一個(gè)邏輯信號(hào)，但是相位相反。

舉例說(shuō)明：

LVDS_25的差分輸入的ADC數(shù)據(jù)。

IBUFDS #（ // 差分輸入原語(yǔ)，用于LVDS_25端口

.DIFF_TERM（“TRUE”），

.IOSTANDARD（“LVDS_25”）

） IBUFDS_ADC01 （

.O（ADC01_D［i］），

.I（ADC01_P_D［i］），

.IB（ADC01_N_D［i］）

）;

2. IDDR（Input/Output Functions）

被設(shè)計(jì)用來(lái)接收DDR數(shù)據(jù)，避免額外的時(shí)序復(fù)雜性。

舉例說(shuō)明：

差分?jǐn)?shù)據(jù)源經(jīng)過(guò)差分轉(zhuǎn)單端后，生產(chǎn)ADC01_D，在同步時(shí)鐘ADC01_DCO的驅(qū)動(dòng)下，產(chǎn)生DDR數(shù)據(jù)adc01_a_d和adc01_b_d。

IDDR #（

.DDR_CLK_EDGE（“SAME_EDGE_PIPELINED”），

.INIT_Q1（1‘b0），

.INIT_Q2（1’b0），

.SRTYPE（“SYNC”）

） IDDR_ADC01_D （

.Q1（adc01_a_d），

.Q2（adc01_b_d），

.C（ADC01_DCO），

.CE（1‘b1），

.D（ADC01_D），

.R（1’b0），

.S（1‘b0）

）;

3. IBUFG和IBUFGDS（IO）

IBUFG即輸入全局緩沖，是與專用全局時(shí)鐘輸入管腳相連接的首級(jí)全局緩沖。所有從全局時(shí)鐘管腳輸入的信號(hào)必須經(jīng)過(guò)IBUF元，否則在布局布線時(shí)會(huì)報(bào)錯(cuò)。 IBUFG支持AGP、CTT、GTL、GTLP、HSTL、LVCMOS、LVDCI、LVDS、LVPECL、LVTTL、PCI、PCIX和 SSTL等多種格式的IO標(biāo)準(zhǔn)。

IBUFGDS是IBUFG的差分形式，當(dāng)信號(hào)從一對(duì)差分全局時(shí)鐘管腳輸入時(shí)，必須使用IBUFGDS作為全局時(shí)鐘輸入緩沖。IBUFG支持BLVDS、LDT、LVDSEXT、LVDS、LVPECL和ULVDS等多種格式的IO標(biāo)準(zhǔn)。

舉例說(shuō)明：

差分時(shí)鐘芯片輸入的100MHz時(shí)鐘，作為FPGA的全局時(shí)鐘。

IBUFGDS #（

.DIFF_TERM （“TRUE” ），

.IBUF_LOW_PWR （“FALSE”）

） u_ibufg_clk_100 （

.I （FP_CLK_100M_P），

.IB （FP_CLK_100M_N），

.O （clk_100m ）

）;