Xilinx FPGA芯片內(nèi)部時鐘和復(fù)位信號使用方法

如果FPGA沒有外部時鐘源輸入，可以通過調(diào)用STARTUP原語，來使用FPGA芯片內(nèi)部的時鐘和復(fù)位信號，Spartan-6系列內(nèi)部時鐘源是50MHz，Artix-7、Kintex-7等7系列FPGA是65MHz。

Spartan-6系列

wireclk_50m;
wirerst_n;

STARTUP_SPARTAN6STARTUP_SPARTAN6_inst(
.CFGMCLK(clk_50m),//1-bitoutput:Configurationinternaloscillatorclockoutput.
.EOS(rst_n),//1-bitoutput:ActivehighoutputsignalindicatestheEndOfConfiguration.
);

Artix-7（7系列）

wireclk_65m;
wirerst_n;

STARTUPE2STARTUPE2_ut0(
.CFGMCLK(clk_65m),//1-bitoutput:Configurationinternaloscillatorclockoutput65MHz.
.EOS(rst_n)//1-bitoutput:ActivehighoutputsignalindicatingtheEndOfStartup.
);

分別可以參考文檔：

UG380:Spartan-6 FPGA Configuration

UG470:7 Series FPGAs Configuration

審核編輯：劉清