復(fù)位信號是什么意思？復(fù)位信號的作用？詳解Xilinx FPGA復(fù)位信號那些事

異步復(fù)位的優(yōu)缺點(diǎn)

「異步復(fù)位電路的優(yōu)點(diǎn)：」

大多數(shù)目標(biāo)器件庫的DFF都有異步復(fù)位端口，因此采用異步復(fù)位可以節(jié)省資源。

設(shè)計(jì)相對簡單，異步復(fù)位信號識別方便，而且可以很方便的使用FPGA的全局復(fù)位端口GSR。

「異步復(fù)位電路的缺點(diǎn)：」

所有異步信號的缺點(diǎn)也同時等效是異步復(fù)位信號的問題，復(fù)位信號從本質(zhì)講就是一個頻繁使用的控制信號，因此可以總結(jié)其缺點(diǎn)如下。

復(fù)位信號容易受到毛刺的影響；

因?yàn)槭钱惒竭壿嫞瑹o法避免地存在亞穩(wěn)態(tài)問題。

靜態(tài)定時分析比較困難，靜態(tài)時序分析一般是針對同步設(shè)計(jì)的，都是基于時鐘周期來分析時序的。

對于 DFT（可測性設(shè)計(jì)）設(shè)計(jì)，如果復(fù)位信號不是直接來自于 I/O 引腳，在 DFT 掃描 和測試時，復(fù)位信號必須被禁止，因此需要額外的同步電路。

復(fù)位信號的“建立時間”與“保持時間”

由于復(fù)位信號實(shí)現(xiàn)了對D觸發(fā)器的控制（置位信號同理），所以但是本質(zhì)上也是實(shí)現(xiàn)了控制相關(guān)物理電路進(jìn)行開關(guān)實(shí)現(xiàn)置位或者復(fù)位，由于異步復(fù)位與系統(tǒng)時鐘毫無關(guān)系，不考慮其余因素時，異步復(fù)位可以在任意時刻撤除。但復(fù)位信號恰好在時鐘沿附近時，復(fù)位（置位）信號同樣也要滿足相應(yīng)的“亞穩(wěn)態(tài)窗口”的不能移除的需求，滿足寄存器的“建立時間”與“保持時間”。

「恢復(fù)時間：」 如果復(fù)位信號在時鐘有效沿之前撤消，并且離時鐘有效沿非常接近，再加上時鐘有效沿到達(dá)各個觸發(fā)器有一定時間差(clock skew)，那么極有可能一部份觸發(fā)器仍處于復(fù)位狀態(tài)中而對時鐘沿沒有響應(yīng)，而一部份觸發(fā)器對時鐘有響應(yīng)，那么從這一個時鐘開始，電路的狀態(tài)已經(jīng)出錯了。

「移除時間：」 如果復(fù)位信號在時鐘有效沿之后撤消，并且離時鐘有效沿非常接近，再加上時鐘有效沿到達(dá)各個觸發(fā)器有一定時間差(clock skew)，那么極有可能一部份觸發(fā)器從復(fù)位狀態(tài)中恢復(fù)并響應(yīng)了時鐘，而一部份觸發(fā)器沒有響應(yīng)，那么從這一個時鐘開始，電路的狀態(tài)已經(jīng)出錯了。

下圖中異步復(fù)位信號有足夠的恢復(fù)時間，異步復(fù)位能正常釋放。

當(dāng)異步復(fù)位信號在時鐘上升沿附近撤除時，導(dǎo)致觸發(fā)器的輸出為亞穩(wěn)態(tài)，亞穩(wěn)態(tài)前文已經(jīng)討論過了，亞穩(wěn)態(tài)在電路中的危害是顯而易見的。

恢復(fù)時間不足造成的亞穩(wěn)態(tài)問題

如果你想讓某個時鐘沿起作用，那么你就應(yīng)該在 “恢復(fù)時間” 之前是異步控制信號變無效；如果你想讓某個時鐘沿不起作用，那么你就應(yīng)該在 “去除時間” 過后使控制信號變無效。

我覺得這里其實(shí)本質(zhì)上就是要避開觸發(fā)器的建立時間和保持時間，避免在亞穩(wěn)態(tài)窗口附近寄存器的雙鎖存結(jié)構(gòu)和復(fù)位結(jié)構(gòu)同時作用，這將會引入亞穩(wěn)態(tài)。

異步復(fù)位同步釋放

異步確立和同步釋放的復(fù)位電路通常會提供比完全異步或完全同步復(fù)位更可靠的復(fù)位。

電路結(jié)構(gòu)如下圖所示：

異步復(fù)位同步釋放電路結(jié)構(gòu)

根據(jù)結(jié)構(gòu)可寫出代碼如下：

modulereset_async_and_free_sync(
inputclk,
inputrst_n,
input[1:0]in,
outputreg[1:0]out
);
regrst_n_dly0,rst_n_dly1;

always@(posedgeclkornegedgerst_n)begin
if(rst_n=='b0)begin
rst_n_dly0<=?'d0?;
????????????rst_n_dly1?<=?'d0?;
????????end
????????else?begin
????????????rst_n_dly0?<=?'d1?;
????????????rst_n_dly1?<=?rst_n_dly0;
????????end
????end
????wire?rstn?=?rst_n_dly1;
????always?@?(posedge?clk?or?negedge?rstn)?begin
????????if?(rstn?==?'b0)
????????????out?<=?'d0?;
????????else?
????????????out?<=?in?;
????end
endmodule

在使用vivado對應(yīng)的電路結(jié)構(gòu)如下：

使用vivado綜合后結(jié)構(gòu)如下：

異步復(fù)位、同步釋放優(yōu)點(diǎn)

異步復(fù)位、同步釋放具有異步復(fù)位和同步的優(yōu)點(diǎn)，主要是：

快速復(fù)位。只要復(fù)位信號一有效,電路就處于復(fù)位狀態(tài)。

有效捕捉復(fù)位。即使是短脈寬復(fù)位也不會丟失。

有明確的復(fù)位撤銷行為。復(fù)位的撤離是同步信號，因此有良好的撤離時序和足夠的恢復(fù)時間。

過濾復(fù)位毛刺

異步復(fù)位對毛刺很敏感，這就意味著任何滿足觸發(fā)器最小復(fù)位脈沖寬度的輸入都能引起觸發(fā)器復(fù)位。如果復(fù)位線受到毛刺的影響，這就真的成為問題了。在設(shè)計(jì)中，可能沒有足夠高頻的采樣時鐘來檢測復(fù)位上的小毛刺；下面將會介紹過濾掉毛刺的方法。該方法需要一個數(shù)字延時來過濾毛刺。復(fù)位輸入引腳也必須是施密特觸發(fā)器引腳才有助于毛刺過濾。下圖顯示了復(fù)位毛刺濾波器的電路和時序圖。

復(fù)位毛刺過濾

為了加人延時，一些生產(chǎn)商提供了用于延遲且能夠手動實(shí)例化的宏單元。如果沒有這樣的宏單元，設(shè)計(jì)人員就需要在優(yōu)化后的已綜合設(shè)計(jì)中手動加入延時。第二種方法需要創(chuàng)建一個包含較慢緩沖器的模塊，再多次實(shí)例化該模塊以達(dá)到所期望的延遲?；谶@種思想，可以產(chǎn)生許多變種的解決辦法。

由于該方法使用了延遲鏈，因此一個缺點(diǎn)是所產(chǎn)生的延遲會隨著溫度、電壓和工藝而變化。必須注意確保延遲在所有PVT環(huán)境下都能滿足設(shè)計(jì)要求。

不“復(fù)位” 可以嗎？

如果針對Xilinx FPGA的設(shè)計(jì)應(yīng)用，我覺得不進(jìn)行 “復(fù)位” 是可以的，不必要的數(shù)據(jù)信號可以不進(jìn)行“復(fù)位”，這樣可以節(jié)省資源，在xilinx的白皮書中也是這樣建議的：

當(dāng)一個Xilinx的FPGA芯片被重新配置時，每一個單元都將被初始化。在某種意義上講，這是一個上電之后的“終極的”全局復(fù)位操作，因?yàn)樗粌H僅是對所有的觸發(fā)器進(jìn)行了復(fù)位操作，還初始化了所有的RAM單元。隨著Xilinx FPGA芯片內(nèi)部的嵌入式RAM資源越來越多，這種“終極的”全局復(fù)位操作越來越有意義。對所有的RAM單元進(jìn)行預(yù)定義，在軟件仿真和實(shí)際操作中都是非常有幫助的，因?yàn)檫@樣避免了在上電時采用復(fù)雜的啟動順序來清除存儲單元內(nèi)容的操作。

通?？梢詫⒃O(shè)計(jì)分為兩部分，控制路徑和數(shù)據(jù)路徑

部分?jǐn)?shù)據(jù)路徑的初始值并不重要，此時的重置是不必要的。

只在設(shè)計(jì)中需要獲得有效幀信號或設(shè)計(jì)回到已知良好狀態(tài)的部分使用外部復(fù)位。

雖然在這里提到了不進(jìn)行復(fù)位，但是不得不注意的是Xilinx的FPGA在上電后會對芯片內(nèi)的資源進(jìn)行復(fù)位，所以即使相關(guān)寄存器不進(jìn)行復(fù)位，在芯片上電后也是能知道恢復(fù)到了芯片設(shè)置的默認(rèn)狀態(tài)的。在xilinx平臺，部分復(fù)位設(shè)計(jì)實(shí)際是沒有多大意義的。

無復(fù)位電路

編寫代碼使得輸入做一級寄存處理，然后再將寄存輸出的結(jié)果輸出給out寄存器，此時對out這個寄存器不做復(fù)位處理。編寫代碼如下：

modulenoreset(
inputclk,
inputrst_n,
input[1:0]in,
outputreg[1:0]out
);

reg[1:0]in_r;
always@(posedgeclk)begin
if(rst_n=='b0)begin
in_r<=?'d0?;
????????????//out?<=?'d0?;
????????end
????????else?begin
????????????in_r?<=?in;
????????????out?<=?in_r;
????????end
????end

endmodule

在使用vivado RTL分析后對應(yīng)的電路結(jié)構(gòu)如下，從結(jié)構(gòu)圖中可以看到，第二級的輸出寄存器沒有添加相關(guān)復(fù)位信號控制邏輯資源。

使用vivado綜合后結(jié)構(gòu)如下，對輸出寄存器沒有設(shè)置復(fù)位，在綜合分析時會自動設(shè)置復(fù)位信號為無效。

復(fù)位網(wǎng)絡(luò)

在一個設(shè)計(jì)中，無論是同步復(fù)位還是異步復(fù)位，其扇出數(shù)量往往僅次于時鐘網(wǎng)絡(luò)。復(fù)位網(wǎng)絡(luò)通常會被布線在全局網(wǎng)絡(luò)上，在布線的時候需要控制各個路徑的時鐘偏移保持在大致相等的水平上，使復(fù)位能“同時”撤離。

下圖為一個樹狀全局復(fù)位網(wǎng)絡(luò)。

樹狀全局復(fù)位網(wǎng)絡(luò)

當(dāng)復(fù)位信號驅(qū)動的模塊和信號過多時，會導(dǎo)致扇出過大，從而使得布局布線變得困難。下圖為一個全局復(fù)位網(wǎng)絡(luò)的例子，從圖中可以看出，復(fù)位信號扇出很大，資源分布散亂，從而給布局、布線帶來很大的困難，增加了EDA的編譯負(fù)擔(dān)。

復(fù)位網(wǎng)絡(luò)扇出過大

考慮下圖的復(fù)位方案也會存在，由于rst_ol和rst_o2在撤離時可能存在一個時鐘周期的偏差，因此，在實(shí)際電路系統(tǒng)中，該方式有可能導(dǎo)致復(fù)位失敗，與前文提到的亞穩(wěn)態(tài)的多個同步器道理相同。

多個復(fù)位同步器網(wǎng)絡(luò)

比較合理的設(shè)計(jì)如下圖：

模塊化復(fù)位同步網(wǎng)絡(luò)

圖中的復(fù)位電路首先用兩級寄存器對復(fù)位進(jìn)行同步，得到根復(fù)位信號后再對其用復(fù)位同步器進(jìn)行分發(fā)。由于同步后的根復(fù)位信號不會帶來亞穩(wěn)態(tài)的問題，因此，在分發(fā)根復(fù)位信號時再次使用兩級寄存器對根復(fù)位信號進(jìn)行同步和分發(fā)是很安全的。

根復(fù)位信號經(jīng)過復(fù)位同步器分發(fā)后，各個子復(fù)位網(wǎng)絡(luò)是各自獨(dú)立的，并且扇出的數(shù)量比根復(fù)位網(wǎng)絡(luò)要小很多。在布局布線的時候，這些子復(fù)位網(wǎng)絡(luò)需要一一進(jìn)行約束和時序分析。一般情況下，在設(shè)計(jì)的頂層代碼中劃分專門的復(fù)位模塊，由該模塊統(tǒng)一處理電路所需要的所有復(fù)位信號，使復(fù)位的方案更加清晰安全。在設(shè)計(jì)中，將復(fù)位電路的處理分散到各個底層模塊是不安全的，有可能導(dǎo)致不同模塊間的復(fù)位行為不一致，使電路因復(fù)位失敗而工作在異常的狀態(tài)上。

模塊化復(fù)位網(wǎng)絡(luò)

上圖為使用模塊化的復(fù)位的布局布線的結(jié)果，可以看到，復(fù)位信號經(jīng)過模塊化的處理后，降低了扇出，更有利于提高電路的工作性能。

多時鐘域的復(fù)位

在多時鐘域電路中，合理的復(fù)位處理方式應(yīng)如下圖所示。各個時鐘域的復(fù)位信號由各自的時鐘進(jìn)行同步。在每個時鐘域內(nèi)，電路總是能被正確地復(fù)位。

小結(jié)

本文分析了復(fù)位的用途，通過同步復(fù)位和異步復(fù)位兩個示例表示了在Xilinx FPGA中的不同復(fù)位的編寫方法綜合出的實(shí)際電路，指導(dǎo)我們在實(shí)際應(yīng)用中去合理的進(jìn)行復(fù)位設(shè)計(jì)，同時引入了恢復(fù)時間和去除時間的概念，進(jìn)一步解釋了在復(fù)位時，復(fù)位信號和時鐘信號應(yīng)該遵守的相關(guān)約定，進(jìn)而結(jié)合異步復(fù)位的優(yōu)點(diǎn)和同步復(fù)位的優(yōu)點(diǎn)，介紹了異步復(fù)位同步釋放的復(fù)位設(shè)計(jì)方法，在最后介紹了合理的復(fù)位網(wǎng)絡(luò)設(shè)計(jì)與多時鐘域的復(fù)位設(shè)計(jì)。根據(jù)本文的分析，可以小結(jié)一下關(guān)于復(fù)位的相關(guān)操作的注意事項(xiàng)以及復(fù)位設(shè)計(jì)的小技巧：

異步確立和同步釋放的復(fù)位電路通常提供比完全異步或完全同步復(fù)位更可靠的復(fù)位。

復(fù)位電平的選擇跟芯片結(jié)構(gòu)有關(guān)，根據(jù)具體使用的芯片屬性選擇合適的復(fù)位電平。

建議采用異步復(fù)位同步化（異步復(fù)位同步釋放處理）。

全局復(fù)位并不是最佳方式，可使用模塊化方式去處理復(fù)位信號。

并不是所有時序電路都要加復(fù)位，但對于控制信號以及必須知道初始狀態(tài)的情況，必要的復(fù)位是不可少的。

對每個獨(dú)立的時鐘區(qū)域必須利用一個分開的復(fù)位同步器。

審核編輯：劉清