Xilinx FPGA的GTx的參考時(shí)鐘

本文主要介紹Xilinx FPGA的GTx的參考時(shí)鐘。下面就從參考時(shí)鐘的模式、參考時(shí)鐘的選擇等方面進(jìn)行介紹。

參考時(shí)鐘的模式

參考時(shí)鐘可以配置為輸入模式也可以是輸出模式，但是在運(yùn)行期間不能切換。作為輸入時(shí)，用于驅(qū)動(dòng)Quad 或者channel PLLs，作為輸出時(shí)，可以來自于同一個(gè)Quad中的任意一個(gè)channel。7系列的GTx只能作為輸入，而Ultra和Ultra+系列的還可以作為輸出。

作為輸入模式時(shí)，7系列和Ultra是通過50Ω連接到4/5MGTAVCC上，Ultra+是通過50Ω連接到MGTAVCC上。后端根據(jù)不同系列器件給到不同IBUFDS_GTE。

作為輸出模式時(shí)，可以配置為從OBUFDS_GTE3/4或者OBUFDS_GTE3/4_ADV輸出，UseOBUFDS_GTE3/4 when the RXRECCLKOUT is always derived from the same channel.如果提供RXRECCLKOUT的通道在運(yùn)行時(shí)可以改變，則使用OBUFDS_GTE3/4_ADV。

參考時(shí)鐘的選擇

7系列FPGA中的GTP收發(fā)器提供不同的參考時(shí)鐘輸入選項(xiàng)。時(shí)鐘選擇和可用性與7系列GTX/GTH收發(fā)器略有不同之處在于，參考時(shí)鐘路由是東西向而不是南北向。只能復(fù)用鄰近的四分器的相同半部分（一個(gè)四分器分為兩半部分）（參考時(shí)鐘提供給PLL在一個(gè)給定的四也可以從相鄰的四在同一個(gè)設(shè)備的一半來源。位于設(shè)備上半部分的Quad可以與位于上半部分的其他Quad共享其兩個(gè)本地參考時(shí)鐘。類似地，位于設(shè)備下半部的Quad可以與位于下半部的另一個(gè)Quad共享其兩個(gè)參考時(shí)鐘。）

7系列FPGA中的GTX/GTH收發(fā)器提供不同的參考時(shí)鐘輸入選項(xiàng)。時(shí)鐘選擇和可用性類似于Virtex-6 FPGA GTX/GTH收發(fā)器，但參考時(shí)鐘選擇架構(gòu)同時(shí)支持基于LC槽（或QPLL）和環(huán)形振蕩器（或CPLL）的PLL?？梢詮?fù)用鄰近上下兩個(gè)Quad （一個(gè) Quad 的參考時(shí)鐘（ Q （ n ））也可以通過 GTNORTHREFCLK 從下面的 QUAD （n-1））獲得，或者從上面的 QuAD （ Q + 1 ）獲得。第三次。用于支持堆疊硅互連的器件（SSI）技術(shù)，經(jīng)由GTNORTHREFCLK和GT SOUT REF CLK端口的參考時(shí)鐘共享被限制在其自己的超級(jí)邏輯區(qū)域（SLR）內(nèi)。）

UltraScale設(shè)備中的GTH收發(fā)器提供不同的參考時(shí)鐘輸入選項(xiàng)。時(shí)鐘選擇和可用性類似于7系列FPGA GTX/GTH收發(fā)器，但參考時(shí)鐘選擇架構(gòu)支持兩個(gè)LC槽（或QPLL）和一個(gè)基于環(huán)形振蕩器（或CPLL）的PLL?？梢詮?fù)用鄰近的上下各兩個(gè)Quad（Quad的參考時(shí)鐘（Q（n）））也可以從下面最多兩個(gè)Quad中獲得(q(n-1)或q(n-2))通過GTSOUTHREFCLK通過GTNORTHREFCLK或從最多兩個(gè)四次(Q(n+1)或Q(n+2))通過GTSOUTHREFCLK。

對(duì)于支持堆疊硅互連（SSI）技術(shù)的器件，通過GT NORT HRE FCLK和GTSOUTREFCLK端口共享的參考時(shí)鐘被限制在其自己的超級(jí)邏輯區(qū)域（SLR）內(nèi)。）

UltraScale設(shè)備中的GTY收發(fā)器提供不同的參考時(shí)鐘輸入選項(xiàng)。時(shí)鐘選擇和可用性是類似于7系列fpga gtx/gth收發(fā)器，但參考時(shí)鐘選擇架構(gòu)支持兩個(gè)液晶池（或qp ll）和一個(gè)環(huán)形振蕩器（或cpll）基于鎖相環(huán)，可以復(fù)用鄰近的上下各兩個(gè)四路。

對(duì)應(yīng)的時(shí)鐘源有如下區(qū)分：

GTP對(duì)應(yīng)的每個(gè)GTP E2_公共在一個(gè)四通道有四個(gè)時(shí)鐘輸入可用：

兩個(gè)本地參考鎖引腳對(duì)，GTREFCLK0或GTREFCLK1

來自位于設(shè)備同一部分的另一個(gè)四角點(diǎn)的兩個(gè)參考時(shí)鐘針對(duì)

7系列的GTX/GTH對(duì)應(yīng)的每個(gè)GTX/GTH收發(fā)器通道在四通道有六個(gè)時(shí)鐘輸入可用：

兩個(gè)本地參考鎖引腳對(duì)，GTREFCLK0或GTREFCLK1

兩個(gè)參考時(shí)鐘引腳對(duì)從四方以上，GTSOUTHREFCLK0或GTSOUTHREFCLK1

兩個(gè)來自以下四角點(diǎn)的參考時(shí)鐘針對(duì)，GTNORTHREFCLK 0或GTNORTHREFCLK 1

過度的和超+系列的GTx對(duì)應(yīng)的四哈希時(shí)鐘輸入中的收發(fā)器信道：

兩個(gè)本地參考鎖引腳對(duì)，GTREFCLK0或GTREFCLK1

來自上述四角點(diǎn)的兩個(gè)參考時(shí)鐘針對(duì)，GTSOUTHREFCLK 0或GTSOUTHREFCLK 1

兩個(gè)來自以下四角點(diǎn)的參考時(shí)鐘針對(duì)，GTNORTHREFCLK 0或GTNORTHREFCLK 1

針對(duì)Ultra和Ultra+系列的參考時(shí)鐘源不是10個(gè)的原因詳見UG576和UG578。

QPLL/CPLL

QPLL的質(zhì)量比CPLL好，最好使用QPLL。

REFCLK

REFCLK的電平標(biāo)準(zhǔn)為L(zhǎng)VDS或者LVPECL，都必須有AC耦合電容，電容的作用如下：

阻斷振蕩器和GTY收發(fā)器四專用時(shí)鐘輸入引腳之間的直流電流（這也降低了兩個(gè)部分的功耗）。

共模電壓無關(guān)。

交流耦合電容器與片上終端形成高通濾波器，衰減參考時(shí)鐘的漂移。

當(dāng)輸入電平為L(zhǎng)VPECL時(shí)，需進(jìn)行直流偏置，偏置電阻的值優(yōu)先滿足晶振的要求。

當(dāng)輸入電平為L(zhǎng)VDS時(shí)，The nominal range is 250 mV–2000 mV and the nominal value is 1200mV.

當(dāng)使用多個(gè)時(shí)鐘引腳時(shí)，可以使用外部緩沖器從同一個(gè)振蕩器中驅(qū)動(dòng)它們。當(dāng)同一個(gè)quad使用了不用的時(shí)鐘輸入引腳時(shí)，可以使用外部時(shí)鐘buffer提供外同步時(shí)鐘！

　　審核編輯：湯梓紅