基于FPGA技術(shù)的抑制增量式光電編碼器輸出干擾時序脈沖的解決方案淺析

光電編碼器是一種集光、機、電為一體的轉(zhuǎn)速、位移傳感器，具有精度高、響應(yīng)快、性能穩(wěn)定可靠等顯著的優(yōu)點。在數(shù)控車床中常用于檢測主軸系統(tǒng)的轉(zhuǎn)速和角位移，也經(jīng)常在伺服系統(tǒng)中用于檢測伺服電機的轉(zhuǎn)速。但是，光電編碼器在其安裝基座的機械振動激勵下，會不可避免地導(dǎo)致其主碼盤的振動，從而引起輸出波形的畸變，最終引起計數(shù)錯誤，使伺服驅(qū)動系統(tǒng)不能正常運行，影響數(shù)控機床的加工精度和定位精度。為此，可以采用數(shù)字濾波的方法來減少計數(shù)誤差，但存在以下缺點：

（1） 數(shù)字濾波要占用CPU 時間，而且隨著所用光電編碼器數(shù)量的增加而增加，故不能適應(yīng)較大系統(tǒng)的要求;

（2） 數(shù)控車床進(jìn)行螺紋插補時，需要準(zhǔn)確讀取光電編碼器的計數(shù)值，以獲取主軸位置信息，但此時CPU 沒有時間進(jìn)行數(shù)字濾波。

基于以上原因，我們對光電編碼器常用的判向和計數(shù)電路進(jìn)行了改進(jìn)，較好地解決了由于振動引起的計數(shù)誤差，提出了基于FPGA 技術(shù)解決光電編碼器誤計數(shù)的問題，并給出其實現(xiàn)方法。

1 、消除抖動計數(shù)原理

光電編碼器在測量過程中，通常有A、B、Z 三相輸出。每轉(zhuǎn)一周，A 相和B 相輸出固定數(shù)目的脈沖，Z 相輸出一個脈沖。當(dāng)編碼器正向旋轉(zhuǎn)的時候，A 相比B 相超前90°;當(dāng)編碼器反向旋轉(zhuǎn)的時候，A 相比B 落后90°。在正常情況下，可以根據(jù)A、B 相差來判斷出光電編碼器的運動方向，同時完成正反轉(zhuǎn)的計數(shù)。

由于增量式光電碼盤無記憶能力，并且其碼盤精度很高，對光電編碼器軸系引起的抖動干擾非常敏感，若其輸出脈沖的計量方法缺乏有效的抗抖動干擾能力，則檢測結(jié)果與實值之間將會存在很大誤差，且誤差值隨機變化，從而使系統(tǒng)的檢測精度大大低于其應(yīng)有的固有分辨力。

通過分析可知，影響計量精度的抖動干擾是由于光電碼盤轉(zhuǎn)動時由于轉(zhuǎn)軸轉(zhuǎn)動不穩(wěn)引起的，主要表現(xiàn)是透光窗邊沿附近發(fā)生的小幅度晃動，引起干擾脈沖。圖1a 給出了光碼器正轉(zhuǎn)時B 相脈沖信號在下降沿和上升沿發(fā)生抖動的波形。圖1b 給出了A 相脈沖信號在上升沿和下降沿發(fā)生抖動輸出的時序波形。由圖1 可知，抖動干擾信號兩個跳變沿時刻所對應(yīng)的另一相脈沖信號的電平值總是一致的，因此，可以利用D 觸發(fā)器將兩跳變時刻所對應(yīng)的另一相脈沖的邏輯電平寄存起來，并在計數(shù)時刻進(jìn)行比較。若一致則為干擾信號，計數(shù)器停止計數(shù);若不一致則為正常工作信號，計數(shù)器進(jìn)行正常計數(shù)，從而消除抖動引起的重復(fù)計數(shù)現(xiàn)象，實現(xiàn)高精度計量。

2 、基于FPGA 技術(shù)消除光電編碼器輸出脈沖擾動

根據(jù)上述分析，本文采用FPGA 抑制光電編碼器輸出脈沖，采用VHDL 語言完成。程序中aclk 代表A 相脈沖，bclk 代表B相脈沖，dclk 代表計數(shù)脈沖，dund 代表光電編碼器轉(zhuǎn)向輸出脈沖。圖2 為經(jīng)過FPGA 處理抖動計數(shù)后輸出的波形

3 、結(jié)論

本文提出了抑制增量式光電編碼器輸出干擾時序脈沖的一種解決方案，并同時給出了基于FPGA 的實現(xiàn)方法。經(jīng)過現(xiàn)場的調(diào)試結(jié)果證明，該方案可以消除工業(yè)現(xiàn)場中出現(xiàn)的干擾和抖動現(xiàn)象，能夠?qū)崿F(xiàn)準(zhǔn)確的脈沖計數(shù)。而且FPGA 實現(xiàn)方法十分靈活可靠，可以根據(jù)需要任意的改變參數(shù)就可以達(dá)到目的，維護非常方便。