FPGA時(shí)序分析-建立時(shí)間和保持時(shí)間裕量都是inf怎么解決呢？

今天有個(gè)小伙伴遇到一個(gè)問題，就是在vivado里面綜合后看到的建立時(shí)間和保持時(shí)間裕量都是inf，我們來看看怎么解決這個(gè)問題。

實(shí)驗(yàn)一：

?

module testMem(
    input clk,
    input [9:0] addr,
    input we,
    input [7:0] wdata,
    output reg [7:0] rdata
     );
    reg [7:0] mem [1023:0];
    reg [7:0] data;
    reg [7:0] data1;
    reg [7:0] data2;
    reg [7:0] data3;
    always@(posedge clk)begin
        if(we)begin
            mem[addr] <= wdata;
        end
    end
    
????always@(posedge?clk)begin
????????????rdata?<=?mem[addr];
????end
    
endmodule

?

時(shí)序約束如下：

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create_clock -period 5.000 -name sys_clk [get_ports clk]
set_property -dict {PACKAGE_PIN U18 IOSTANDARD LVCMOS33} [get_ports clk]

?

代碼非常簡(jiǎn)單，大家一看就可以知道，這段代碼會(huì)被映射到一個(gè)Bram上。綜合后的資源報(bào)告也印證了我們的想法：

但是看時(shí)序分析：

是不是感覺很奇怪明明我們約束時(shí)鐘了，為什么時(shí)序分析后是inf呢，我們來看一下他綜合后的框圖就明白了。

可以看到在上圖里面，clk只和bram的時(shí)鐘管腳相連，這種情況下怎么做時(shí)序分析嘛，一般我們?cè)谄瑑?nèi)做的時(shí)序分析都是一個(gè)寄存器到另一個(gè)寄存器的。

時(shí)序分析一共四種模型，可以參考下面四張圖，分別是Input to Flip-flop Path，F(xiàn)lip-flop to Output Path，F(xiàn)lip-flop to Flip-flop Path，Input to Output Path圖片來源于Static Timing Analysis for?Nanometer Designs也就是靜態(tài)時(shí)序分析圣經(jīng)，這本必讀哦。

實(shí)驗(yàn)二：

那怎么改變，vivado計(jì)算出來是inf呢，首先給輸入輸出加上

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(*DONT_TOUCH="yes"*)

?

這個(gè)約束看看，代碼就變成了下面這個(gè)樣子

?

module testMem(
????input?clk,
    (*DONT_TOUCH="yes"*)input [9:0] addr,
    (*DONT_TOUCH="yes"*)input we,
    (*DONT_TOUCH="yes"*)input [7:0] wdata,
    (*DONT_TOUCH="yes"*)output reg [7:0] rdata
    );
    
????reg?[7:0]?mem?[1023:0];
    always@(posedge clk)begin
        if(we)begin
            mem[addr] <= wdata;
        end
    end
    
    always@(posedge clk)begin
            rdata <= mem[addr];
????end
    
endmodule

?

這次呢時(shí)序分析對(duì)了，我們來看一下綜合后的結(jié)果，可以看到不再是孤零零的一個(gè)bram的ip了，這個(gè)就是典型的Flip-flop to Flip-flop Path的時(shí)序分析了。

但是注意到?jīng)]有，實(shí)現(xiàn)的資源從bram變成lut和FF了，這個(gè)是因?yàn)樵趚ilinx的器件里面，bram必須至少要有一級(jí)寄存器，那你可能又要問了，我們不是在代碼里面rdata有一級(jí)寄存器嗎，為啥沒有被綜合成bram呢，這個(gè)是因?yàn)榧恿薲ont touch的約束之后，vivado就不會(huì)再去優(yōu)化這個(gè)寄存器，這樣這個(gè)寄存器就不能被優(yōu)化到bram里面了，這樣自然就不會(huì)使用bram資源來實(shí)現(xiàn)上面的代碼了。

實(shí)驗(yàn)三：

我們可以通過手動(dòng)再加一級(jí)寄存器的方案，來讓他使用bram資源，代碼如下：

?

module testMem(
????input?clk,a
    (*DONT_TOUCH="yes"*)input [9:0] addr,
    (*DONT_TOUCH="yes"*)input we,
    (*DONT_TOUCH="yes"*)input [7:0] wdata,
    (*DONT_TOUCH="yes"*)output reg [7:0] rdata
    );
    
    reg [7:0] mem [1023:0];
????reg?[7:0]?data;
    always@(posedge clk)begin
        if(we)begin
            mem[addr] <= wdata;
        end
    end
????
    
    always@(posedge clk)begin
            data <= mem[addr];
    end
    always@(posedge clk)begin
            rdata <= data ;
????end
    
endmodule

?

可以看到時(shí)序分析，資源分析和我們預(yù)期是一致的。

綜合后的結(jié)果也和我們預(yù)期一致，可以和實(shí)驗(yàn)一做對(duì)比，這次在bram后面多了一級(jí)寄存器哦。

實(shí)驗(yàn)四：

那么我們?cè)谏厦娴拇a里面繼續(xù)去掉dont touch約束看看會(huì)發(fā)生什么。

?

module testMem(
    input clk,a
    input [9:0] addr,
    input we,
????input?[7:0]?wdata,
    output reg [7:0] rdata
    );
    
    reg [7:0] mem [1023:0];
    reg [7:0] data;
    always@(posedge clk)begin
        if(we)begin
            mem[addr] <= wdata;
        end
    end
    
    
    always@(posedge clk)begin
            data <= mem[addr];
    end
    always@(posedge clk)begin
            rdata <= data ;
    end
    
endmodule

?

可以看到又變成了inf，再來看一下綜合后的框圖，和實(shí)驗(yàn)一一樣，你可能會(huì)問，我們不是加了兩級(jí)寄存器了嗎，怎么bram的輸出一個(gè)都沒有呢，這是因?yàn)檫@兩級(jí)寄存器都被bram給吸收了呢。

小提示，這樣兩級(jí)寄存器的方式比一級(jí)的時(shí)序會(huì)好很多哦，當(dāng)然如果如果寄存器不少純打拍的話，他是不會(huì)被吸收進(jìn)去的。

實(shí)驗(yàn)五：

既然打兩拍不行，那就多打幾拍咯。

代碼變成下面的樣子：

?

module testMem(
    input clk,
    input [9:0] addr,
    input we,
    input [7:0] wdata,
????output?reg?[7:0]?rdata
    );
    
    reg [7:0] mem [1023:0];
    reg [7:0] data;
    reg [7:0] data1;
    reg [7:0] data2;
    reg [7:0] data3;
    always@(posedge clk)begin
        if(we)begin
            mem[addr] <= wdata;
        end
    end
????
    always@(posedge clk)begin
            data <= mem[addr];
????end
    always@(posedge clk)begin
            data1 <= data;
            data2 <= data1;
            data3 <= data2;
            rdata <= data3;
    end
    
endmodule

?

可以看到一切和我們的預(yù)期一致。

總之做FPGA一定要知道自己寫的代碼會(huì)被映射到什么資源上去哦。

審核編輯：劉清