數(shù)字IC設(shè)計(jì)中的建立時(shí)間和保持時(shí)間

引言

??本文主要介紹了建立時(shí)間和保持時(shí)間。

一、建立時(shí)間（Setup Time）

??建立時(shí)間是指 D 觸發(fā)器的時(shí)鐘信號(hào)上升沿到來之前，數(shù)據(jù)保持穩(wěn)定不變的時(shí)間。

??輸入信號(hào)應(yīng)該提前時(shí)鐘上升沿（如上升沿有效）Tsu 時(shí)間到達(dá)芯片，這個(gè) Tsu 就是建立時(shí)間。如果不滿足建立時(shí)間要求，這個(gè)數(shù)據(jù)就不能被這一時(shí)鐘打入觸發(fā)器，只有在下一個(gè)時(shí)鐘上升沿，數(shù)據(jù)才能被打入觸發(fā)器，或者說，該數(shù)據(jù)就會(huì)被永久 “跳過” 而未被 “采樣”。舉個(gè)例子，坐火車時(shí)需要提前到站檢票安檢，而不是一到火車站就可以乘坐，必須的提前到站的時(shí)間就是建立時(shí)間。

??如果數(shù)據(jù)信號(hào)在時(shí)鐘沿觸發(fā)前的持續(xù)時(shí)間超過了建立時(shí)間 Tsu，那么這個(gè)時(shí)間間隔就叫做建立時(shí)間裕量。

??SDC 約束命令為 set_max_delay。

二、保持時(shí)間（Hold Time）

??保持時(shí)間是指 D 觸發(fā)器的時(shí)鐘信號(hào)上升沿到來之后，數(shù)據(jù)保持穩(wěn)定不變的時(shí)間。

??數(shù)據(jù)保持不變以便能夠穩(wěn)定讀取，如果保持時(shí)間不滿足的話，那么數(shù)據(jù)便不能被有效讀取并轉(zhuǎn)換為輸出。

??如果數(shù)據(jù)信號(hào)在時(shí)鐘沿觸發(fā)后的持續(xù)時(shí)間超過了保持時(shí)間 Th，那么這個(gè)時(shí)間間隔就叫做保持時(shí)間裕量。

??SDC 約束命令為 set_min_delay。

總結(jié)（Summary）

??建立時(shí)間和保持時(shí)間這兩個(gè)時(shí)序參數(shù)是測試芯片對(duì)輸入信號(hào)和時(shí)鐘信號(hào)之間的時(shí)間要求，也就是它們表征了時(shí)鐘邊沿觸發(fā)前后數(shù)據(jù)需要在觸發(fā)器的輸入持續(xù)時(shí)間，是芯片本身的特性；其實(shí)，這期間其實(shí)還涉及到競爭 - 冒險(xiǎn)的問題，也就是毛刺，建立保持時(shí)間的存在既是觸發(fā)器內(nèi)部的特性又在屏蔽毛刺方面起到了一定的作用；

延伸（Extend）

• 恢復(fù)時(shí)間（Recovery Time）是指 D 觸發(fā)器的時(shí)鐘信號(hào)上升沿到來之前，低電平復(fù)位信號(hào)或者高電平清零信號(hào)保持穩(wěn)定不變的時(shí)間。
• 移除時(shí)間（Removal Time）是指 D 觸發(fā)器的時(shí)鐘信號(hào)上升沿到來之后，低電平復(fù)位信號(hào)或者高電平清零信號(hào)保持穩(wěn)定不變的時(shí)間。
• 傳播延時(shí)（Propagation Delay）是指一個(gè)數(shù)字信號(hào)從器件（一般是 DFF，符號(hào)表示為 Tcq）的輸入端到輸出端所需的時(shí)間。通常在 FPGA 中是指時(shí)鐘上升沿之后延時(shí) Tcq 的時(shí)間，數(shù)據(jù)才到達(dá)寄存器 Q 端。區(qū)別于門傳播延時(shí)，表示為信號(hào)通過該門所經(jīng)歷的時(shí)間，定義為輸入信號(hào)和輸出信號(hào)波形在 50% 翻轉(zhuǎn)點(diǎn)之間的時(shí)間；
• 組合邏輯延時(shí)（Combinational Logic Delay）是指兩級(jí)寄存器之間的輸出端 Q 到輸入端 D 之間的組合邏輯延時(shí)，符號(hào)表示為 Tlogic。
• 傳播延時(shí)是同一個(gè)寄存器的輸入到輸出的延時(shí)，組合邏輯延時(shí)是不同寄存器的輸出到輸入的延時(shí)。

??主從式上升沿觸發(fā)寄存器的案例分析（Case Analysis），如下：

• 從電路分析可知，在時(shí)鐘上升沿到來之前數(shù)據(jù)必須要被送到第一級(jí)電路的鎖存器里面，即 M 端。
• 為什么呢？因?yàn)槿绻麜r(shí)鐘上升沿到來時(shí)，數(shù)據(jù)沒有被送到 M 端，而當(dāng)時(shí)鐘上升沿一來，此時(shí) T2 右端與 M 端的信號(hào)就會(huì)不一致，M 端為舊數(shù)據(jù)，T2 右端為新數(shù)據(jù)，那么舊數(shù)據(jù)可能會(huì)將新數(shù)據(jù)沖刷替代掉（這種情況是不確定的，處于亞穩(wěn)態(tài)）。

主從式上升沿觸發(fā)寄存器

• 對(duì)于建立時(shí)間 Tsu，在 clk 上升沿到來時(shí)，數(shù)據(jù)要被傳到 M 端，需經(jīng)過 I1，T1，I3，I2。故在時(shí)鐘上升沿到來前 Tsu = TI1 + TT1 + TI3 + TI2 時(shí)間數(shù)據(jù) D 就必須送到寄存器輸入端，這個(gè)時(shí)間就是三個(gè)反相器加一個(gè)傳輸門的延時(shí)；
• 對(duì)于保持時(shí)間 Th，從電路可以看到，當(dāng)時(shí)鐘上升沿一來，T1 就關(guān)閉了，就算關(guān)閉具有延遲，上升沿一到，數(shù)據(jù)立即就變化了，還是要經(jīng)過一個(gè)反相器 I1 才能傳到 T1，故不擔(dān)心數(shù)據(jù)會(huì)被送進(jìn)去，因此保持時(shí)間可以為零，Th = 0；當(dāng)然這是對(duì)于這個(gè)主從式結(jié)構(gòu)的寄存器而言，其他的寄存器的保持時(shí)間不一定為零；
• 對(duì)于傳輸延時(shí) Tcq，從電路分析，當(dāng)時(shí)鐘上升沿來了之后，數(shù)據(jù)還需要經(jīng)過 T3，I6 才能傳到 Q 端，故這個(gè)寄存器的傳輸延時(shí) Tcq = TI6 + TT3。