已經(jīng)有段時(shí)間了。但是，在要求快速切換速度、低相位噪聲或低雜散信號電平的場合，有必要使用更為復(fù)雜的架構(gòu)。通過正確的設(shè)計(jì)方法，結(jié)合使用現(xiàn)代低成本高集成度的PLL和直接數(shù)字合成器(DDS)集成電路(IC)可以極大地促進(jìn)高性能架構(gòu)的實(shí)現(xiàn)。
2022-10-14 10:30:36
2026 ，人們傾向于 PLL 的原因之一是熟悉它。所以，有必要讓我們加深對 DDS 的了解。（注意，這并不需要聯(lián)系美國牙醫(yī)協(xié)會） 在簡要評述先進(jìn) DDS 技術(shù)之前，為了避免將已經(jīng)出版的東西老調(diào)重彈，我要再次提醒
2018-08-01 07:29:23
的可變分頻器掃頻，但這樣做的可控性或可重復(fù)性遠(yuǎn)不如DDS掃頻。 相位分辨率與靈活性在模擬PLL中，任何相位調(diào)整的結(jié)果都是遍歷環(huán)路，所以它不是像DDS那樣的精確可重復(fù)變化。數(shù)字PLL可提供一定程度的相位調(diào)整能力。 幅度分辨率與靈活性幅度不是PLL所改變的參數(shù)。
2019-01-18 13:19:36
這樣做的可控性或可重復(fù)性遠(yuǎn)不如DDS掃頻。相位分辨率與靈活性：在模擬PLL中，任何相位調(diào)整的結(jié)果都是遍歷環(huán)路，所以它不是像DDS那樣的精確可重復(fù)變化。數(shù)字PLL可提供一定程度的相位調(diào)整能力。幅度分辨率與靈活性：幅度不是PLL所改變的參數(shù)。：ADI工程師博客分享——DDS與PLL的細(xì)微差別
2018-10-11 11:15:23
本文僅以DG5000為例來詳細(xì)說明DDS信號源在掃頻測試中的具體應(yīng)用。
2021-05-13 06:25:54
本人很喜歡短波，希望各位分享一下DDS在短波電臺的應(yīng)用資料。
2012-11-05 12:16:06
DDS的工作原理是什么？基于DSP Builder和DDS設(shè)計(jì)基于FPGA的DDS設(shè)計(jì)
2021-05-06 06:27:03
合成一個(gè)正弦信號，那么了解一點(diǎn)直接數(shù)字式頻率合成器（Direct Digital Synthesizer，DDS）會有助于您確定最佳解決方案哦~ 多數(shù)工程師在求學(xué)時(shí)接觸過鎖相環(huán)（PLL），但DDS不是
2019-02-13 11:54:20
幾何尺寸縮小，這一差距也會縮小，但規(guī)模經(jīng)濟(jì)也會導(dǎo)致其縮小。PLL使用更廣泛，生產(chǎn)規(guī)模要大得多，有助于改善成本結(jié)構(gòu)。如果是針對大規(guī)模應(yīng)用，并且DDS方案有一些優(yōu)勢，那么在價(jià)格上應(yīng)該有一定的協(xié)商空間。寬頻
2018-10-31 10:57:30
大家好 在virtex 5 FPGA用戶指南ug190中，它說： “Virtex-5 FPGA中的時(shí)鐘管理磁貼（CMT）包括兩個(gè)DCM和一個(gè)PLL。在CMT中有專用路由將各種組件耦合在一起。” 在7
2020-08-21 09:16:28
我嘗試使用“clockin向?qū)А?b class="flag-6" style="color: red">在Spartan6中使用PLL我們可以指定的2個(gè)參數(shù)是輸入和輸出抖動。但是與構(gòu)建PLL的常用參數(shù)有什么關(guān)系：1）輸入捕獲范圍，定義輸入頻率的窗口：是輸入抖動嗎？2
2019-06-06 11:14:34
在quartus上想修改軟核PLL中設(shè)置，為什么打不開啊？想改一改PLL的分頻，打不開pll核。如圖
2017-02-02 16:10:34
在輸入時(shí)鐘為1G的情況下，設(shè)置了00，01，02，0b,0c,0d寄存器后，能實(shí)現(xiàn)DRG掃頻，現(xiàn)在需要改成輸入時(shí)鐘換小點(diǎn)，10M或者其他的?？词謨灾恍鑼FR3（02）進(jìn)行設(shè)置，外部時(shí)鐘我設(shè)為83M
2018-11-20 09:08:13
！請問各問大神有沒有遇到類似問題；寄存器參數(shù)寫入順序如下，
dds_data_ram[0] <= 40'h02_00050C00; // PLL
2023-12-06 06:27:34
如何去描述AD9958的內(nèi)部結(jié)構(gòu)？AD9958串口特點(diǎn)有哪些？AD9958工作模式有怎樣的？AD9958在PLL及調(diào)制系統(tǒng)中的應(yīng)用是怎樣的？
2021-04-13 07:10:18
切實(shí)可行?！ ? 引言 電源的信號測控部分由DDS信號發(fā)生和信號測量組成。DDS 在電源設(shè)計(jì)中的應(yīng)用早已存在。在早期的DDS 設(shè)計(jì)中，硬件組成由計(jì)數(shù)器、觸發(fā)器等多種多個(gè)分立邏輯元件組成； 而在
2018-11-29 17:08:05
在配置PLL過程中，打開了megawizard plug-in manager后，下拉菜單中沒有IO這個(gè)選項(xiàng)，更別說選ATLPLL了，求問這是什么情況！PLL配置教程原帖http
2017-03-22 09:58:41
最近，在 Modelsim 中仿真含有 PLL quartus 工程時(shí)，遇到了問題：Error: (vsim-3033) E:/Software_class/eda_study
2014-02-22 14:31:28
SI2302DDS-T1-BE3
2023-03-29 21:44:21
本文著重介紹了泰克示波器全新頻譜分析功能Spectrum View在電源調(diào)試和PLL故障排查診斷中的應(yīng)用。實(shí)測表明，Spectrum View的多通道時(shí)頻域聯(lián)動分析，非常便于干擾信號定位以及電路故障排查，為開發(fā)工程師調(diào)試產(chǎn)品提供了重要依據(jù)。
2020-11-24 06:25:57
本文著重介紹了泰克示波器全新頻譜分析功能SpectrumView在電源調(diào)試和PLL故障排查診斷中的應(yīng)用。
2021-06-17 10:45:32
quartus中PLL的復(fù)位是高電平復(fù)位還是低電平復(fù)位，可不可以修改
2014-03-21 11:10:25
什么是DDS？DDS的工作原理是什么？怎么做出一個(gè)DDS模塊呢？
2022-01-26 06:31:21
限，因此在設(shè)計(jì)工作頻率寬、調(diào)協(xié)精度高的頻率合成器時(shí)，這兩種方式均不能滿足技術(shù)要求。但是，采用DDS+PLL方式，可以滿足高精度和寬頻帶的需要，其實(shí)現(xiàn)的難點(diǎn)是如何提高合成器輸出頻譜純度。在實(shí)際印制電路板制作中，DDS的良好接地和合理布線非常有助于系統(tǒng)設(shè)計(jì)的實(shí)現(xiàn)。來源：與非網(wǎng)
2011-07-16 09:09:54
請教有經(jīng)驗(yàn)的射頻工程師，采用DDS+PLL的方式設(shè)計(jì)雷達(dá)發(fā)射源，要求發(fā)射信號為26GHz單頻連續(xù)波信號以及三角形LFMCW信號，25.5GHz~26.5GHz，調(diào)制周期2ms，通過單片機(jī)控制波形切換，請推薦DDS和PLL芯片型號，以及晶振的選擇，十分感謝
2018-10-09 17:39:06
想問一下，在使用PLL中，輸出的Locked管腳是什么，具體有什么作用，能不能作為整個(gè)系統(tǒng)的復(fù)位信號？
2014-06-27 20:40:38
低通濾波得到正弦信號，然后對該信號進(jìn)行調(diào)頻，調(diào)幅。其中調(diào)頻部分可以通過在軟件中修改DDS芯片的頻率控制字，相位控制字等來實(shí)現(xiàn)，而調(diào)幅部分需在DDS輸出正弦信號之后外加一調(diào)幅器實(shí)現(xiàn)。調(diào)幅部分將DDS輸出作為載波信號，RC振蕩器提供1KHz振蕩作為調(diào)幅信號，它利用了乘法器MC1496完成對正...
2021-07-21 07:14:36
直接數(shù)字頻率合成（DDS）在過去十年受到了頻率合成器設(shè)計(jì)工程師極大的歡迎，它被認(rèn)為是一種具有低相位噪聲和優(yōu)良雜散性能的靈活的頻率源，基于DDS的頻率合成器在許多應(yīng)用中能比基于鎖相環(huán)（PLL）頻率
2019-07-08 07:26:17
介紹直接數(shù)字合成器 (DDS) 是軟件定義無線電和數(shù)字通信系統(tǒng)中的關(guān)鍵工具，因?yàn)樗鼈兲峁┝艘环N在數(shù)字域中生成復(fù)雜信號的方法，該信號也是可變的。雖然 DDS 背后的理論相當(dāng)簡單，但第一次在 FPGA
2023-02-08 15:39:30
將哪些文件復(fù)制到項(xiàng)目中。在詢問之前，我試圖將xxx.vhd和.ngc文件復(fù)制到我的項(xiàng)目中dds編譯器模塊實(shí)例。但是在合成步驟。 ise告訴我第385行找不到模塊/原語'dds_compiler_v4_0'....請幫我解決這個(gè)問題
2020-04-01 09:40:21
我們的產(chǎn)品要求低功耗，我現(xiàn)在想通過設(shè)置PLL降低主頻，根據(jù)不同的使用狀態(tài)使用不同的PLL分頻系數(shù)，請問在程序運(yùn)行中能夠切換嗎？怎么實(shí)現(xiàn)？
2020-04-21 10:08:34
DDS的工作原理是什么？如何抑制DDS輸出信號中雜散問題？
2021-05-26 07:15:37
討論了何時(shí)、在哪里以及為什么用基于 DDS 的方法代替基于 PLL 的方法。不過，人們傾向于 PLL 的原因之一是熟悉它。所以，有必要讓我們加深對 DDS 的了解。（注意，這并不需要聯(lián)系美國牙醫(yī)協(xié)會
2018-10-31 10:53:03
圖2中，同一100 KHz音以完全相同的頻率偏移傳輸?shù)?b class="flag-6" style="color: red">DDS/DAC輸出，不受調(diào)諧字頻率影響。圖2中的頻率調(diào)諧字表現(xiàn)出四個(gè)相互疊加的不同DDS載波。注意，在全部四個(gè)載波改變時(shí)，參考時(shí)鐘雜散的頻率
2023-12-15 07:38:37
230MHz無線電臺通信系統(tǒng)在電力負(fù)荷管理系統(tǒng)和用戶用電信息采集系統(tǒng)中有著廣泛的應(yīng)用。然而，隨著無線通信技術(shù)的發(fā)展，在不同時(shí)期投入應(yīng)用的無線電臺，雖然基本結(jié)構(gòu)類似，但調(diào)制方式、波形結(jié)構(gòu)、調(diào)制速率都有
2019-08-02 06:59:56
本文將介紹DDS和PLL的工作原理，并結(jié)合一電臺（工作頻率2 MHz～500 MHz）的設(shè)計(jì)，給出DDS做參考的PLL頻率合成器的設(shè)計(jì)方案。
2021-04-20 06:42:27
親愛的先生，我正在嘗試在Spartan 6中使用PLL。我有Nexys 3板和Lx16封裝CSG324封裝。參考手冊說它有2個(gè)CMT，即4個(gè)DCM和2個(gè)PLL。但每當(dāng)我想從新的源向?qū)?b class="flag-6" style="color: red">中插入新的源代碼
2019-03-04 12:15:52
信號發(fā)生器是一種常用的信號源，廣泛應(yīng)用于通信、測量、科研等現(xiàn)代電子技術(shù)領(lǐng)域。信號發(fā)生器的核心技術(shù)是頻率合成技術(shù)，主要方法有：直接模擬頻率合成、鎖相環(huán)頻率合成(PLL)、直接數(shù)字合成技術(shù)(DDS
2019-09-29 08:08:12
公司相比，在價(jià)格上要優(yōu)惠很多（如，成都國騰生產(chǎn)的GM4954，GM9910，GM4940，GM4153等） ——一塊DDS芯片中主要包括頻率控制寄存器、高速相位累加器和正弦計(jì)算器三個(gè)部分（如Q2220
2012-06-20 15:51:30
挺挺好的！ 實(shí)際工作中很是討厭PLL數(shù)字調(diào)臺的基準(zhǔn)頻率和CPU時(shí)鐘振蕩：他們的n次諧波往往落在FM工作頻段，這些問題次次都搞得我們七葷八素的。所以在這類機(jī)機(jī)中往往能看到鐵皮盒子。 另外一個(gè)方面，PLL線路不需要調(diào)諧機(jī)構(gòu)，產(chǎn)品的外型設(shè)計(jì)較靈活。
2010-12-25 10:26:40
。圖1中，DDS作為PLL的激勵源，PLL作為跟蹤倍頻鎖相環(huán)［2］。 圖1 常規(guī)用DDS驅(qū)動PLL的原理 改進(jìn)型DDS驅(qū)動PLL原理如圖2所示： 圖2 改進(jìn)用DDS驅(qū)動PLL的原理 主要
2020-12-03 16:06:44
高溫、濕潤、低溫、強(qiáng)電磁場或塵埃較大的環(huán)境中運(yùn)用，在對數(shù)傳電臺進(jìn)行測驗(yàn)時(shí)，有必要接上匹配的天線或5Ω假負(fù)載，不然簡單損壞發(fā)射機(jī)。假如接了天線，那么人體離天線的間隔最佳超越2米，避免造成傷害，切勿在發(fā)射
2018-08-29 09:17:44
是否可以通過軟件在驅(qū)動程序中交換/更改 PLL（IMX8MM_AUDIO_PLL1_OUT、IMX8MM_AUDIO_PLL2_OUT）？目前，我們的 SoC CODEC 驅(qū)動程序使用固定 PLL
2023-03-28 08:36:52
發(fā)展起來的新型的頻率合成技術(shù)，與傳統(tǒng)的VCO+PLL的模擬方式產(chǎn)生所需頻率相比，DDS技術(shù)具有頻率分辨率高，相位噪聲低，帶寬較寬，頻譜純度好等優(yōu)點(diǎn)。這些技術(shù)指標(biāo)在一個(gè)系統(tǒng)中是至關(guān)重要的，決定著一個(gè)系統(tǒng)的成敗。
2019-08-22 06:06:12
，PLL鎖定引腳為低電平，DDS出來的信號也頻也不對，也沒有鎖定，而且當(dāng)我把外部時(shí)鐘關(guān)掉后，DDS出來的那沒有鎖定的信號還在，當(dāng)不加外部時(shí)鐘時(shí)配寄存器無信號出來，加外部時(shí)候后那沒有鎖定的信號出來后就跟時(shí)鐘
2023-11-27 08:04:33
直接數(shù)字頻率合成(DDS)具有快速頻率切換和調(diào)制能力，應(yīng)用廣泛。但是，當(dāng)?shù)凸暮偷统杀臼侵饕紤]因素時(shí)，DDS常常不得不退居其次，讓位于模擬鎖相環(huán)(PLL)。AD9913改變了這一局面，不僅
2011-09-06 14:47:52
在DDS系統(tǒng)
中通過
DDS內(nèi)部倍頻得到芯片參考時(shí)鐘，內(nèi)部倍頻是否對輸出信號有影響，比如說AD9951采用100M晶振然后芯片內(nèi)部4倍頻得到參考時(shí)鐘，經(jīng)過測試，輸出信號經(jīng)過濾波之后存在100M頻率分量，總是不能完全抑制，這是什么原因?qū)е碌哪?？？?/div>
2018-09-26 14:15:33
@使用AD9858評估板中的DDS和PLL來實(shí)現(xiàn)YTO（或者叫YIG）的鎖頻，但是目前鎖不住，我想有可能是環(huán)路濾波器的問題，照著網(wǎng)上的資料下載了ADI計(jì)算PLL參數(shù)的軟件，發(fā)現(xiàn)里面可以選擇的芯片
2018-09-28 15:05:29
。數(shù)傳電臺透明傳輸是數(shù)傳電臺發(fā)送端數(shù)據(jù)串口收到的數(shù)據(jù)會無更改從接收端數(shù)據(jù)串口輸出，在透明傳輸?shù)臄?shù)傳電臺中，電臺通常不會識別傳輸數(shù)據(jù)內(nèi)容。目前大多數(shù)的數(shù)據(jù)采集和控制系統(tǒng)采用透明傳輸數(shù)傳電臺，在透明數(shù)傳電臺
2020-12-03 14:56:58
。 RPM網(wǎng)格中所需的相對坐標(biāo)（可在FPGA編輯器中看到）顯示在組件名稱旁邊的括號中。由于放置限制，不可能將組件放置在所需的形式中。PLL PLL_BASE_inst / PLL_ADV（0,0）鎖定
2018-11-05 11:31:02
四種合成方式：直接模擬式頻率合成、鎖相頻率合成(PLL)、直接數(shù)字式頻率合成(DDS)和混合式頻率合成(DDS+PLL)1 指標(biāo)要求與方案分析 具體指標(biāo)如下： 頻率范圍：9．87～10．47 GHz
2019-06-21 06:32:34
DDS（直接數(shù)字頻率合成）技術(shù)是一門在頻率合成領(lǐng)域的新興技術(shù)，具有響應(yīng)時(shí)間短，精度高等優(yōu)點(diǎn)。而PLL（Phase Locked Loop）鎖相環(huán)技術(shù)雖然工作速度慢，但穩(wěn)定可靠。VXI 總線具有
2009-06-01 16:12:24
17 本文討論了DDS+PLL 結(jié)構(gòu)頻率合成器硬件電路設(shè)計(jì)中需要考慮的幾方面問題并給出了設(shè)計(jì)原則，依此原則我們設(shè)計(jì)了一套短波波段頻率合成器，實(shí)驗(yàn)結(jié)果證實(shí)了其可行性。
2009-09-07 16:07:2934 直接數(shù)字合成（DDS）是近年發(fā)展起來的一種新型合成技術(shù)，有頻率分辨率高，轉(zhuǎn)換時(shí)間短，相位噪聲低等特點(diǎn)，與鎖相合成技術(shù)（PLL）配合，可以設(shè)計(jì)出頻帶寬、分辨率高的頻率
2009-09-11 15:55:3213 針對直接數(shù)字頻率合成（DDS）和集成鎖相環(huán)（PLL）技術(shù)的特性，提出了一種新的DDS 激勵PLL 系統(tǒng)頻率合成時(shí)鐘發(fā)生器方案。且DDS 避免正弦查找表，即避免使用ROM，采用濾波的方法
2009-12-14 10:22:0036 針對某機(jī)載電臺技術(shù)指標(biāo)的檢測控制需求以及該電臺激勵信號和響應(yīng)信號的特點(diǎn)，提出一種以FPGA（EP1C12）作為控制核心，采用DDS（AD9850）+PLL（MC145152）數(shù)字頻率合成的跳頻信號發(fā)
2010-01-07 12:36:3413 概述OMG DDS（Data-Distribution Service）協(xié)議測試套件是北匯信息與臻容科技合作研發(fā)的針對 DDS 中間件軟件的測試套件。該套件用于驗(yàn)證 DDS（Data-Centric
2023-10-11 13:48:54
直接數(shù)字合成（DDS）是近年發(fā)展起來的一種新型合成技術(shù)，有頻率分辨率高，轉(zhuǎn)換時(shí)間短，相位噪聲低等特點(diǎn)，與鎖相合成技術(shù)（PLL）配合，可以設(shè)計(jì)出頻帶寬、分辨率高的頻率合
2010-08-04 15:57:030 DDS技術(shù)及其在BITS中的應(yīng)用
在頻率合成（FS, Frequency Synthesis）領(lǐng)域中，常用的頻率合成技術(shù)有模擬鎖相環(huán)、數(shù)字鎖相環(huán)、小數(shù)分頻鎖相環(huán)（fractional-N PLL Synthesis）等
2009-02-08 11:13:16728 
DDS,什么是DDS,DDS的結(jié)構(gòu)
DDS概述
直接數(shù)字式頻率綜合器DDS（Direct Digital Synthesizer），
2009-09-03 08:42:404227 
數(shù)傳電臺
數(shù)傳電臺（data radio）是指借助DSP 技術(shù)和無線電技術(shù)實(shí)現(xiàn)的高性能專業(yè)數(shù)據(jù)傳輸電臺。數(shù)傳電臺的使用從最早的按鍵電碼、電報(bào)、模擬電臺加無
2010-01-06 14:08:253027 DDS是什么意思,DDS結(jié)構(gòu),DDS原理是什么
什么叫DDS
直接數(shù)字式頻率合成器DDS（Direct Digital Synthesizer），實(shí)際
2010-03-08 16:56:3845260 電臺modem,電臺modem是什么意思
目錄1 modem的概念 2 modem的分類 3 modem的工作原理 4 電臺的概念 5 電臺分類 6 電臺相關(guān)
2010-03-23 10:19:231263 鎖相環(huán)(PLL),鎖相環(huán)(PLL)是什么意思
PLL的概念
我們所說的PLL。其
2010-03-23 10:47:486005 數(shù)字PLL,什么是數(shù)字PLL
數(shù)字PLL
PLL的概念
我們所說的PLL,其實(shí)就是鎖相環(huán)路，簡稱為鎖相環(huán)。許多電子設(shè)備要正常工作，通常
2010-03-23 10:50:064281 模擬PLL,模擬PLL是什么意思
所謂模擬PLL，就是說數(shù)字PLL中的各個(gè)模塊的實(shí)現(xiàn)都是以模擬器件來實(shí)現(xiàn)的，是一個(gè)模擬
2010-03-23 10:52:012645 直接數(shù)字合成(DDS),直接數(shù)字合成(DDS)是什么意思
直接數(shù)字合成（DDS)的概念
1971年，美國學(xué)者J．Tierncy，
2010-03-23 11:06:112286 DDS+PLL高性能頻率合成器的設(shè)計(jì)方案
頻率合成理論自20世紀(jì)30年代提出以來，已取得了迅速的發(fā)展，逐漸形成了直接頻率合成技術(shù)、鎖相頻率合成技術(shù)、直接數(shù)字式頻率
2010-04-17 15:22:133209 
航空通信設(shè)備包括短波通信、超短波通信設(shè)備，短波、超短波通信設(shè)備又分為常規(guī)通信方式和跳頻通信方式，跳頻通信因具有抗干擾性強(qiáng)、抗偵測能力好、頻譜利用率高和易
2010-09-08 11:15:521939 
倍頻/混頻方法雜散較大，諧波難以抑制；DDS器件工作頻率較低且功耗較大，而PLL 技術(shù)相對來說具有應(yīng)用方便靈活與頻率范圍寬等優(yōu)點(diǎn)，是現(xiàn)階段主流的頻率合成技術(shù)。
2011-10-26 12:05:01215 為了滿足寬頻段、細(xì)步進(jìn)頻率綜合器的工程需求，對基于多環(huán)鎖相的頻率合成器進(jìn)行了分析和研究。在對比傳統(tǒng)單環(huán)鎖相技術(shù)基礎(chǔ)上，介紹了采用DDS+PLL多環(huán)技術(shù)實(shí)現(xiàn)寬帶細(xì)步進(jìn)頻綜，輸
2013-04-27 16:26:5148 2014-09-25 09:23:410 關(guān)于DDS ad9854芯片的應(yīng)用介紹 單片機(jī)ad9854芯片整體構(gòu)架。
2016-05-09 10:15:220 DDS-PLL組合跳頻頻率合成器，有需要的都可以看看。
2016-07-20 15:48:5742 學(xué)習(xí)單片機(jī)電路圖的很好的資料——DDS-PLL組合跳頻頻率合成器
2016-11-03 15:15:390 The AD9956 is Analog Devices’ newest AgileRF synthesizer. The device is comprised of DDS and PLL
2017-10-20 08:55:008 將DDS和PLL技術(shù)結(jié)合起來，采用DDS直接激勵PLL的混合頻率合成方案完成了X波段微波變頻信號源的設(shè)計(jì)，一定程度上解決了頻率分辨率、頻率轉(zhuǎn)換速度和相位噪聲的問題，并完成了實(shí)機(jī)研制、系統(tǒng)聯(lián)調(diào)試
2017-10-27 11:18:524 結(jié)合數(shù)字式頻率合成器（DDs）和集成鎖相環(huán)（PLL）各自的優(yōu)點(diǎn)，研制并設(shè)計(jì)了以DDS芯片AD9954和集成鎖相芯片ADF4113構(gòu)成的高分 辨率、低雜散、寬頻段頻率合成器，并對該頻率合成器進(jìn)行了分析
2017-10-27 17:54:218 在現(xiàn)代電子測量、雷達(dá)、通信系統(tǒng)、電子對抗等技術(shù)領(lǐng)域中，具有頻率范圍寬，分辨率高，轉(zhuǎn)換快速的多種模式的信號源是重要和必不可少的。20世紀(jì)70～80年代大都采用鎖相 頻率合成技術(shù) ，實(shí)現(xiàn)頻率范圍為DC(MHz)～幾十GHz，分辨率達(dá)到MHz的信號源。雖然轉(zhuǎn)換速度不高（幾十μs到ms量級），但已廣泛應(yīng)用到現(xiàn)代電子系統(tǒng)中；與此同時(shí)，各種規(guī)格的鎖相頻率合成技術(shù)的信號源產(chǎn)品也投入到國際市場。
2018-03-17 11:18:006524 
為了保證機(jī)載電臺的設(shè)計(jì)性能和通信質(zhì)量，并且各種電臺都有各自詳細(xì)的技術(shù)指標(biāo)要求，需要使用很多臺單一功能的儀器或綜合檢測儀來測試。目前，產(chǎn)生穩(wěn)定可靠、符合要求的跳頻信號已成為進(jìn)行跳頻關(guān)鍵技術(shù)驗(yàn)證、通信
2019-07-18 08:14:003811 
直接數(shù)字頻率合成技術(shù)(DDS+PLL)資料下載。
2021-06-07 14:41:5438 介紹了采用單片機(jī)控制DDS+PLL組合式頻率合成器的方法，結(jié)合實(shí)際項(xiàng)目給出了采用雙模分頻器MB1505和直
接頻率合成器AD9835寄存器參數(shù)的算法，以及如何利用單片機(jī)對頻率進(jìn)行微調(diào)和線性校準(zhǔn)，并對設(shè)計(jì)的頻率合
成器進(jìn)行了測試實(shí)驗(yàn)。
的應(yīng)用
2023-05-18 09:41:003 本文對DDS以及基于DDS的SOA系統(tǒng)的測試策略進(jìn)行探討，并介紹DDS測試方案。
2022-08-04 14:52:041326 
頻率的產(chǎn)生有兩種方法：DDS和PLL，但是為什么射頻工程師一般用PLL多，很少用DDS呢？
2023-06-28 09:38:481823 
電子發(fā)燒友網(wǎng)站提供《一種用DDS激勵PLL的X波段頻率合成器的設(shè)計(jì)方案.pdf》資料免費(fèi)下載
2023-10-24 09:10:264 V CO 輸出本地參考頻率。由于V CO 采用模擬電路, 這將帶來元件 飽和、直流漂移、非線性等問題。因此, 全數(shù)字鎖相環(huán)得到了越來越廣泛的應(yīng)用。
本文介紹一種 DD S(D irect D igital Syn thesizer) 與 PLL (Phase L ocked L oop ) 技術(shù)
2023-11-09 08:31:401 已全部加載完成
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