基于FPGA的DDS勵磁恒流源設(shè)計

目前勵磁電源信號發(fā)生部分通常采用直接頻率合成技術(shù)，主要功能電路由壓控振蕩器(VCO)、倍頻器、分頻器、混頻器和濾波器等構(gòu)成，整個系統(tǒng)采用開環(huán)控制，即輸入設(shè)定值→頻率合成→功率放大→輸出勵磁電流。這種結(jié)構(gòu)給勵磁電源帶來以下不足：(1)由于采用外部壓控振蕩器，勵磁信號的頻率范圍受到限制，一般約為50 kHz。(2)系統(tǒng)使用開環(huán)控制，系統(tǒng)精度依賴于各組件的精度和穩(wěn)定性，使得勵磁電流的幅度精度和穩(wěn)定性較差，儀器抗干擾性不強。(3)采用直接頻率合成技術(shù)，系統(tǒng)中有大量模擬電路，導(dǎo)致系統(tǒng)體積大、重量大、耗電高、可靠性差。

隨著信息技術(shù)的發(fā)展，磁性材料廣泛運用于通信、電力、信息、交通等領(lǐng)域中。磁滯回線是磁性材料中重要的磁性參數(shù)之一，是鐵磁材料的本質(zhì)特征。通常運用于與磁性材料有關(guān)的計算和研究中，對工業(yè)生產(chǎn)和科學(xué)研究具有重要的指導(dǎo)意義。

　　文中提出一種基于FPGA的DDS信號發(fā)生器。信號發(fā)生電路采用直接數(shù)字頻率合成技術(shù)，即DDS(Direct Digital Frequency Synth-esis)。它是以全數(shù)字技術(shù)，從相位概念出發(fā)，直接合成所需波形的一種新的頻率合成技術(shù)。是將先進(jìn)的數(shù)字處理技術(shù)和方法引入信號合成領(lǐng)域，把一系列數(shù)字量形式的信號通過數(shù)／模轉(zhuǎn)換器轉(zhuǎn)換成模擬信號，在時域中進(jìn)行頻率合成。直接數(shù)字頻率合成器的主要優(yōu)點是：輸出信號頻率相對帶寬較寬；頻率分辨力好、轉(zhuǎn)換時間快；頻率變化時相位保持連續(xù)；集成度高，體積小，控制方便等。整個信號源系統(tǒng)采用數(shù)字閉環(huán)控制，通過對勵磁電流瞬時值經(jīng)PID閉環(huán)控制，使得勵磁電流可瞬時跟蹤給定幅值，加快系統(tǒng)動態(tài)響應(yīng)，提高非線性負(fù)載適應(yīng)力，其較傳統(tǒng)的信號源能更好地滿足磁性測試設(shè)備的需求。

　　1 DDS的工作原理

　　DDS的工作原理如圖1所示。主要有以下基本部件：相位累加器；相位-幅度變換器，即正弦查表ROM；D／A轉(zhuǎn)換器和適當(dāng)?shù)臑V波器等濾波器。相位累加器是DDS系統(tǒng)的核心是相位累加器，它由一個加法器和一個相位寄存器組成，相位累加器在參考時鐘的作用下，按頻率控制字為步長不斷累積，累加結(jié)果產(chǎn)生遞增的傳遞給正弦查表ROM。正弦查詢表中存儲了一個周期正弦波在各相位點對應(yīng)數(shù)字幅度信息。由于相位累加器的輸出連接在波形存儲器(ROM)的地址線上，因此其輸出的改變就相當(dāng)于進(jìn)行查表。這樣就可把存儲在波形存儲器內(nèi)的波形抽樣值經(jīng)查找表查出，然后送至D／A轉(zhuǎn)換器，經(jīng)D／A轉(zhuǎn)換器產(chǎn)生一系列以時鐘脈沖為抽樣速率的電壓階躍。濾波器則進(jìn)一步平滑D／A轉(zhuǎn)換器輸出的近似正弦波的鋸齒階梯波，同時衰減不必要的雜散信號，使輸出為要求的光滑波形。

　　由于相位累加器字長的限制，相位累加器累加到一定值后，其輸出將會溢出，這樣波形存儲器的地址就會循環(huán)一次，即意味著輸出波形循環(huán)一周。故當(dāng)頻率字取不同值，就可以改變相位累加器的溢出時間，從而在時鐘頻率不變的條件下改變輸出頻率。

　　設(shè)頻率控制字為K，系統(tǒng)參考時鐘為fc，相位累加器位數(shù)為N，輸出頻率為fo，則可以得到輸入與輸出的關(guān)系為　　

　　當(dāng)K=1時，可以得到DDS的頻率分辨率　　

　　2 勵磁恒流源的硬件設(shè)計

　　勵磁信號發(fā)生器電路系統(tǒng)主要由基于FPGA的DDS電路、MCU控制電路、DAC電路、低通濾波器(LPF)、人機接口、系統(tǒng)時鐘和系統(tǒng)電源構(gòu)成。系統(tǒng)框圖，如圖2所示。

　　2．1 基于FPGA的DDS電路

　　2．1．1 相位累加器

　　對于利用FPGA設(shè)計DDS信號源，相位累加器是決定DDS電路性能的一個關(guān)鍵部分。相位累加器是由N位累加器和N位寄存器級聯(lián)構(gòu)成，每來一個時鐘脈沖，相位寄存器采樣上個時鐘周期內(nèi)相位累加器的值與頻率控制字K之和，并作為相位累加器在這一時鐘周期的輸出。由式(2)可知，相位累加器的位數(shù)N越大，得到的頻率分辨率越小，但在較高的工作頻率下，會產(chǎn)生較大的延時不能滿足速度的要求。在時序電路中，通常采用流水線技術(shù)來提高速度，代價是增加寄存器的數(shù)量，多占了FPGA的資料。綜合考慮，采用32位累加器，四級流水線結(jié)構(gòu)。

　　2．1．2 相位-幅度變換器

　　相位-幅度變換器是由ROM構(gòu)成，它把相位累加器的輸出的數(shù)字相位信息變換成正弦波值。在FPGA中，ROM一般是由EAB來實現(xiàn)，并且ROM表的尺寸與地址位數(shù)或數(shù)據(jù)位數(shù)成指數(shù)增加的關(guān)系，因此相位-幅度轉(zhuǎn)換器的設(shè)計是影響DDS性能的另一個關(guān)鍵，在滿足信號設(shè)計指標(biāo)要求的前提下，主要在于減少資源開銷。考慮到本設(shè)計只需要輸出正弦信號，正弦波信號關(guān)于點(π，0)奇對稱，只需存儲1／2周期的波形數(shù)據(jù)，又根據(jù)在左半周期內(nèi)，波形關(guān)于直線x=π／2成偶對稱，因此只需要存儲1／4周期的正弦函數(shù)值，就可以通過適當(dāng)?shù)淖儞Q得到整個正弦碼表，這樣可以節(jié)約3／4的資源。