DDS與PLL的區(qū)別解析

頻率的產(chǎn)生有兩種方法：DDS和PLL，但是為什么射頻工程師一般用PLL多，很少用DDS呢？

DDS：直接數(shù)字式頻率合成器DDS（Direct Digital Synthesizer）。

實(shí)際上是一種分頻器：通過編程頻率控制字來分頻系統(tǒng)時鐘（SYSTEM CLOCK）以產(chǎn)生所需要的頻率。

DDS 有兩個突出的特點(diǎn)一方面，DDS工作在數(shù)字域，一旦更新頻率控制字，輸出的頻率就相應(yīng)改變，其跳頻速率高，另一方面，由于頻率控制字的寬度寬（48bit 或者更高），頻率分辨率高。

PLL(Phase Locked Loop)：為鎖相回路或鎖相環(huán)，用來統(tǒng)一整合時鐘信號，使高頻器件正常工作，如內(nèi)存的存取資料等。PLL用于振蕩器中的反饋技術(shù)。

許多電子設(shè)備要正常工作，通常需要外部的輸入信號與內(nèi)部的振蕩信號同步。一般的晶振由于工藝與成本原因，做不到很高的頻率，而在需要高頻應(yīng)用時，由相應(yīng)的器件VCO，實(shí)現(xiàn)轉(zhuǎn)成高頻，但并不穩(wěn)定，故利用鎖相環(huán)路就可以實(shí)現(xiàn)穩(wěn)定且高頻的時鐘信號。

從兩個頻率合成器的介紹中我們可以得出：

1.DDS輸出頻率上限取決于參考時鐘，并且由于ADC變換的原因最多只能達(dá)到參考的一半。

PLL輸出頻率的上限取決于VCO的上限。

2.DDS頻率切換在數(shù)字域?qū)崿F(xiàn)，時間非?？?，可以達(dá)到ns級；

PLL鎖定時間取決的硬件時間，時間為us級；

3.DDS的實(shí)現(xiàn)不要額外的模擬器件，所以功耗低。

鎖相環(huán)由于頻率的實(shí)現(xiàn)全部在模擬器件實(shí)現(xiàn)，相對而言功耗較高。

上面講了DDS的優(yōu)點(diǎn)，下面講一下DDS的缺點(diǎn)，為什么射頻工程師很少用的原因。

DDS的輸出是DAC輸出，DAC我們都知道，輸出的并不是連續(xù)的正玄波，而是帶有正弦時間包絡(luò)的一系列脈沖。對應(yīng)的頻譜是一系列圖像和混疊信號。圖像沿sin（x）/x 包絡(luò)分布。有必要進(jìn)行濾波，以抑制目標(biāo)頻帶之外的頻率，但是不能抑制通帶中出現(xiàn)的高階混疊

因此，DDS的輸出相位噪聲存在較多的小數(shù)雜散，并且很難濾除。對于設(shè)計高要求的接收機(jī)與發(fā)射機(jī)，雜散的控制是一個很嚴(yán)的指標(biāo)，基于雜散的可控制性，DDS對射頻工程師來說并不是一個很好的選擇。

同時由于DDS的輸出頻率最多只到達(dá)DAC的一半，目前DAC速率最高也就在12G左右，射頻輸出頻率最高不到6G，對于很多設(shè)計來說這個頻率上限可能不滿足設(shè)計。同樣的頻率相對功耗而言，雖然沒有很多的模擬器件，但是為了滿足高速采樣，DDS的接口功耗非常高。

綜上所述，在跳頻速率滿足的情況下，基于雜散，整體功耗等考慮，PLL指標(biāo)與性能更能滿足射頻工程師的需求。

審核編輯：劉清