DDS+PLL高性能頻率合成器的設(shè)計(jì)方案

DDS+PLL高性能頻率合成器的設(shè)計(jì)方案

頻率合成理論自20世紀(jì)30年代提出以來(lái)，已取得了迅速的發(fā)展，逐漸形成了直接頻率合成技術(shù)、鎖相頻率合成技術(shù)、直接數(shù)字式頻率合成技術(shù)三種基本頻率合成方法。直接頻率合成技術(shù)原理簡(jiǎn)單，易于實(shí)現(xiàn)，頻率轉(zhuǎn)換時(shí)間短，但是頻率范圍受限，且輸出頻譜質(zhì)量差。鎖相頻率合成技術(shù)(PLL)具有輸出頻帶寬、工作頻率高、頻譜質(zhì)量好的優(yōu)點(diǎn)，但是頻率分辨率和頻率轉(zhuǎn)換速度卻很低。直接式數(shù)字頻率合成技術(shù)(DDS)的頻率分辨率高、頻率轉(zhuǎn)換時(shí)間快、頻率穩(wěn)定度高、相位噪聲低，但目前尚不能做到寬帶，頻譜純度也不如PLL。

低相位噪聲、高純頻譜、高速捷變和高輸出頻段的頻率合成器已成為頻率合成發(fā)展的主要趨勢(shì)，傳統(tǒng)的單一合成方式很難兼顧上述各項(xiàng)性能指標(biāo)，達(dá)到現(xiàn)代通信系統(tǒng)對(duì)頻率合成器的要求。本文采用DDS和PLL相結(jié)合的方法，設(shè)計(jì)一個(gè)應(yīng)用于(GSM 1 800 MHz系統(tǒng)中的頻率合成器，其中輸出頻帶為1 805～1 880 MHz，分辨率為200 kHz，相位噪聲為-80 dBc／Hz＠1 kHz，頻率誤差為5 kHz，雜波抑制大于50 dB。

1 電路設(shè)計(jì)

1．1 設(shè)計(jì)原理

DDS直接激勵(lì)PLL的頻率合成技術(shù)，與單純的PLL技術(shù)相比，作為參考源的DDS具有很高的頻率分辨率，可以在不改變PLL分頻比的情況下，提高PLL的頻率分辨率，而且采用DDS激勵(lì)PLL設(shè)計(jì)方法的電路結(jié)構(gòu)簡(jiǎn)單，所用硬件少，通過(guò)合理設(shè)計(jì)環(huán)路濾波器可以較好地改善因PLL倍頻作用而惡化的相位噪聲。系統(tǒng)原理框圖如圖1所示。

?

圖1中，fref是參考信號(hào)，一般由高穩(wěn)定度的晶體振蕩器產(chǎn)生，用于保證DDS各個(gè)部件的同步工作。fDDS取代原有的晶振作為鎖相環(huán)(PLL)的激勵(lì)源，其輸出fDDS頻率取決于頻率控制字K。頻率合成器的輸出由VCO提供，PLL芯片中電荷泵的輸出由低通濾波器(LPF2)產(chǎn)生，用于控制VCO的輸出頻率。DDS中K和PLL的分頻比可以通過(guò)單片機(jī)中的控制程序加以改變，從而實(shí)現(xiàn)頻率合成。

VCO輸出信號(hào)頻率與DDS輸出信號(hào)頻率之間的關(guān)系為：

?

式中：fref為DDS的時(shí)鐘頻率；K為DDS的頻率控制字；M為DDS相位累加器字長(zhǎng)；fref／2M為DDS的頻率分辨率；△fmin為頻率合成器輸出信號(hào)的頻率分辨率。由此可見(jiàn)，以DDS為激勵(lì)源，只要相位累加器的字長(zhǎng)取得足夠大，頻率合成器就能得到較高的頻率分辨率。

1．2 電路實(shí)現(xiàn)

如圖1給出的原理框圖所示，整個(gè)頻率合成器由DDS和PLL兩個(gè)功能模塊實(shí)現(xiàn)。

1．2．1 DDS電路

DDS電路如圖2所示，該電路由DDS、低通濾波器(LPF)和外部參考時(shí)鐘源組成。電路中的直接數(shù)字頻率合成器芯片AD9851是AD公司采用先進(jìn)的DDS技術(shù)生產(chǎn)的高集成度DDS器件。它允許最高輸入時(shí)鐘180 MHz，同時(shí)提供可選擇的片內(nèi)6倍頻乘法器，內(nèi)置高性能的10 b數(shù)／模轉(zhuǎn)換器，內(nèi)含一個(gè)高速比較器。芯片具有簡(jiǎn)單的控制接口，允許串／并行異步輸入控制字，采用32 b頻率控制字，內(nèi)部使用5 b相位調(diào)制字，外接參考時(shí)鐘源時(shí)，AD9851可以產(chǎn)生一個(gè)頻譜純凈、頻率和相位都可以控制，而且穩(wěn)定性非常高的正弦波。

本文采用單片機(jī)C8051F021實(shí)現(xiàn)對(duì)AD9851數(shù)據(jù)控制，改變AD9851內(nèi)部編程控制寄存器所選的操作模式、相位累加器的位數(shù)、頻率控制字，可實(shí)現(xiàn)各種不同頻率信號(hào)的輸出。外部參考時(shí)鐘源選用30 MHz無(wú)源晶振，DDS輸出信號(hào)的頻率最高可達(dá)72 MHz。外部的低通濾波器用來(lái)濾除高頻雜散和諧波。

DDS有一個(gè)很明顯的缺點(diǎn)，輸出頻率越接近Nyquist帶寬的高度，采樣點(diǎn)數(shù)越少，其輸出的雜散干擾也就越大。因此，必須在DDS芯片的正弦信號(hào)輸出端加一個(gè)濾波器，以便有效地抑制諧波和雜散。本設(shè)計(jì)中采用七階橢圓低通濾波器，該濾波器電路如圖2虛線框內(nèi)所示，其中R5，R6完成電流信號(hào)到電壓信號(hào)的轉(zhuǎn)換，其截止頻率可達(dá)70 MHz。圖3給出該七階橢圓低通濾波器的正向傳輸特性，70 MHz截止頻率衰減為-2．907 dB，帶外衰減在84 MHz達(dá)到-35．749 dB，基本符合設(shè)計(jì)要求。

1．2．2 PLL電路

?

PLL電路如圖4所示，該電路由性價(jià)比很高的鎖相芯片ADF4113、濾波電路、VC0構(gòu)成。設(shè)計(jì)中采用DDS輸出取代原有的晶振，為GSM系統(tǒng)提供13 MHz的激勵(lì)源，信道頻率間隔為200 kHz，基準(zhǔn)輸入需經(jīng)ADF4113中的基準(zhǔn)分頻器完成65分頻。

?

ADF4113是ADI公司研制的數(shù)字鎖相頻率合成器，最高工作頻率可達(dá)4 GHz，可用于無(wú)線射頻通信系統(tǒng)的基站、手機(jī)、通信檢測(cè)設(shè)備及CATV設(shè)備中。該芯片內(nèi)部主要包括可編程的14位基準(zhǔn)分頻器；可編程雙模式前置分頻器：8／9，16／17，32／33和64／65；可編程的射頻信號(hào)分頻器；3線串行總線接口；模擬和數(shù)字鎖定狀態(tài)檢測(cè)功能。該芯片具有良好的相位噪聲參數(shù)，鑒相頻率為200 kHz時(shí)，相噪基底為-164 dBc／Hz；輸出1 840 MHz時(shí)，相噪可達(dá)-85 dBc／Hz。VCO選用Sirenza微波公司的VC0190-1843T，輸出頻率范圍為1 740～1 930 MHz，具有良好的相位噪聲特性，其獨(dú)特的緩沖放大器設(shè)計(jì)，可減小頻率漂移。

環(huán)路濾波器對(duì)頻率合成器的性能有十分重要的影響，環(huán)路濾波器決定頻率合成器的雜散抑制、相位噪聲、環(huán)路穩(wěn)定性以及捷變時(shí)間等重要參數(shù)。由于本設(shè)計(jì)采用ADF4113電流型電荷泵鑒相器，因此環(huán)路濾波器采用無(wú)源方式。鑒于本系統(tǒng)對(duì)跳頻的切換時(shí)間要求不是很高，因此可以適當(dāng)降低環(huán)路帶寬，以確保系統(tǒng)穩(wěn)定性。降低環(huán)路帶寬還有助于濾除參考信號(hào)中的諧波成分。但環(huán)路帶寬太小會(huì)增加建立時(shí)間和帶內(nèi)VCO相位噪聲，由于帶內(nèi)噪聲主要取決于參考信號(hào)引入的噪聲，VC0相位噪聲不是主要因素。該系統(tǒng)設(shè)計(jì)成三階無(wú)源濾波器構(gòu)成的四階環(huán)路。圖4虛線框給出三階無(wú)源環(huán)路濾波器電路，根據(jù)系統(tǒng)對(duì)相位噪聲和頻率轉(zhuǎn)換時(shí)間的要求，取環(huán)路帶寬ωc=15 kHz，相位裕度為φ=45°。

2 電路仿真

采用ADISimPLL軟件對(duì)該方案進(jìn)行了仿真分析，圖5給出仿真結(jié)果。可以看出，該頻率合成器的相位噪聲為-84．63 dBc／

?

3 結(jié)果分析

系統(tǒng)采用DDS直接激勵(lì)PLL的設(shè)計(jì)方案，充分利用了DDS小步進(jìn)、頻率捷變快及PLL頻帶寬，工作頻率高，頻譜純度高的優(yōu)點(diǎn)，研制出滿足GSM l 800 MHz系統(tǒng)指標(biāo)要求的頻率合成器。相位噪聲的測(cè)量如圖6所示，為-83．75 dBc／

4 結(jié)語(yǔ)

采用DDS激勵(lì)PLL的頻率合成技術(shù)，克服了寬帶系統(tǒng)中DDS輸出頻率較低和PLL頻率分辨率低的缺點(diǎn)。通過(guò)合理設(shè)計(jì)環(huán)路低通濾波器、相位噪聲、環(huán)路穩(wěn)定性等性能得到提高，并對(duì)電源采取濾波措施，以改善雜波抑制，最終設(shè)計(jì)出高性能頻率合成器。