Xilinx 7 Series FPGA時鐘網(wǎng)絡的區(qū)別（BUFG，BUFGR，BUFIO）

當Xilinx 7Series FPGA中，存在3種主要的時鐘網(wǎng)絡：BUFG，BUFR，BUFIO以及他們所衍生出的各種變種。那么他們有什么主要特點和區(qū)別呢？

BUFIO是IO時鐘網(wǎng)絡，顧名思義，它只能驅動IO Block里面的邏輯，不能驅動CLB里面的LUT，REG等邏輯。BUFIO可以被如下節(jié)點驅動：

1、SRCCs and MRCCs in the same clockregion
2、MRCCs in an adjacent clock regionusing BUFMRs
3、MMCMs clock outputs 0-3 driving theHPC in the same clock region

BUFR是regional時鐘網(wǎng)絡，顧名思義，它的驅動范圍只能局限在一個clock region的邏輯，但是它可以同時驅動IO和內(nèi)部邏輯。BUFR可以被如下節(jié)點所驅動：

1、所有能驅動BUFIO的節(jié)點
2、MMCMs clock outputs 0-3
3、General interconnect

BUFIO和BUFR的主要區(qū)別可以用下圖概括：

BUFG是全局時鐘網(wǎng)絡，這個大家最熟悉了，它可以驅動所有的IO和邏輯，并且可以被Transceiver所驅動。

那既然有BUFG了還需要BUFR做什么呢？

BUFR相比BUFG的最大優(yōu)勢是skew和功耗都比較小，在源同步的設計中，這一點也是很關鍵的。