子塊交織 - 基于FPGA速率匹配算法的實(shí)現(xiàn)

2.3 子塊交織的FPGA實(shí)現(xiàn)

以子塊交織A模塊為例。當(dāng)子塊交織A的啟動(dòng)信號(hào)拉高時(shí)，子塊交織A模塊會(huì)從外部RAM中讀取數(shù)據(jù)。首先讀取第1路數(shù)據(jù)。第1路數(shù)據(jù)讀取完畢后立即讀取第2路數(shù)據(jù)和第3路數(shù)據(jù)。第2路數(shù)據(jù)放在偶數(shù)位置，第3路數(shù)據(jù)放在奇數(shù)位置。在Turbo編碼模塊中，輸出的數(shù)據(jù)已經(jīng)加入了填充比特。為了區(qū)別填充比特和數(shù)據(jù)信息，輸入數(shù)據(jù)的位寬占2 bit，填充比特用3來(lái)表示。子塊交織輸出的數(shù)據(jù)仍然占2 bit的位寬，只有在比特修剪模塊后，數(shù)據(jù)才按照1 bit的位寬表示。在子塊交織的FPGA實(shí)現(xiàn)過(guò)程中，將外部RAM模擬成一個(gè)交織矩陣。交織矩陣的每一個(gè)元素對(duì)應(yīng)RAM的每一個(gè)地址，每一個(gè)元素的具體內(nèi)容對(duì)應(yīng)于RAM的每一個(gè)數(shù)據(jù)。在程序中，第1路數(shù)據(jù)與第2路數(shù)據(jù)的交織方法一樣，用變量F_Matrix_Column、S_Matrix_Column、T_Matrix_Column表示3個(gè)交織矩陣的列；用變量F_Matrix_Row、S_Matrix_Row、T_Matrix_Row表示3個(gè)交織矩陣的行。以讀取第1路數(shù)據(jù)為例，因?yàn)槭切袑?xiě)入列讀出，所以行變量F_Matrix_Row每個(gè)時(shí)鐘要自加1，直到行變量取到RTCsubblock-1時(shí)歸零，同時(shí)列變量F_Matrix_Column按照表1所示進(jìn)行列交織。

按表2進(jìn)行交織以后，將RAM交織矩陣中最后一列的第1個(gè)地址中的數(shù)據(jù)放到該列的最后一個(gè)地址中，將剩下的數(shù)依次向上移一個(gè)地址即可。

2.4 乒乓后控制模塊的FPGA實(shí)現(xiàn)

在子塊交織A和子塊交織B開(kāi)始工作時(shí)，乒乓后控制模塊也已經(jīng)開(kāi)始工作。當(dāng)子塊交織A的啟動(dòng)信號(hào)Interleavera_Start拉高時(shí)，乒乓后控制模塊會(huì)將子塊交織A輸入的數(shù)據(jù)傳輸給比特修剪模塊；反之，則會(huì)將子塊交織B輸入的數(shù)據(jù)傳輸給比特修剪模塊。

2.5 比特修剪模塊的FPGA實(shí)現(xiàn)

在比特修剪模塊中，一個(gè)碼塊的數(shù)據(jù)進(jìn)行子塊交織后會(huì)緩存在一個(gè)RAM中。此方法可以阻止在輸入數(shù)據(jù)少于輸出數(shù)據(jù)需要重發(fā)操作時(shí)由于數(shù)據(jù)丟失而引起的傳輸錯(cuò)誤。本程序中進(jìn)行了乒乓操作，但由于輸入數(shù)據(jù)速率小于輸出數(shù)據(jù)的速率，所以乒乓操作不能做到無(wú)縫隙地進(jìn)行，輸入的碼塊之間會(huì)有一定的間隔。而為了將碼塊之間的間隔限制在最小范圍，將表示速率匹配輸出序列長(zhǎng)度的變量E和表示取數(shù)起始位置的變量Ko輸出給Turbo編碼模塊，可使碼塊之間的間隔限制在最小。在比特修剪時(shí)，設(shè)置一個(gè)計(jì)數(shù)器變量counter，初始值設(shè)置為零。當(dāng)RAM中緩存的數(shù)據(jù)大于Ko時(shí)，可以從RAM中讀取數(shù)據(jù)，若該數(shù)據(jù)是填充比特，則跳過(guò)，計(jì)數(shù)器counter不變；否則，計(jì)數(shù)器counter自加1，同時(shí)輸出數(shù)據(jù)。直到計(jì)數(shù)器counter的值等于E時(shí)，讀取數(shù)據(jù)完畢。等待下一個(gè)碼塊子塊交織后輸入的數(shù)據(jù)。

3 FPGA實(shí)現(xiàn)結(jié)果分析

圖3和圖4分別是PUSCH信道子塊交織的ModelSim仿真圖形和FPGA實(shí)現(xiàn)圖。本程序的時(shí)鐘頻率是200 MHz。Virtex-6芯片做為測(cè)試平臺(tái)。程序中DataOf-Interleaverb和DataOfInterleaverb是PUSCH信道子塊交織的輸出數(shù)據(jù)和標(biāo)志位，A_Matrix_Row和A_Matrix_Column分別表示交織矩陣的行和列， A_addrb是RAM交織矩陣的地址。由于交織矩陣的列數(shù)有32個(gè)，所以每次輸出數(shù)據(jù)的地址就要加32，以實(shí)現(xiàn)列讀出。變量A_Matrix_Row取到矩陣的最后一行后，又重新取下一列的第一行，直到32列全部取完為止。從PUSCH信道交織的仿真圖和FPGA實(shí)現(xiàn)圖可以看出，仿真結(jié)果與FPGA實(shí)現(xiàn)結(jié)果一致，因此FPGA能夠準(zhǔn)確地實(shí)現(xiàn)PUSCH信道的子塊交織功能。

圖5和圖6分別是PUSCH信道比特修剪的ModelSim仿真圖形和FPGA實(shí)現(xiàn)圖。從圖形中可知，仿真結(jié)果與板級(jí)驗(yàn)證的結(jié)果一致，F(xiàn)PGA能夠穩(wěn)定、準(zhǔn)確地實(shí)現(xiàn)比特修剪的功能。

子塊交織和比特修剪的Verilog[5]程序已經(jīng)通過(guò)了Xilinx ISE 13.4[6]的編譯、仿真、板級(jí)驗(yàn)證和聯(lián)機(jī)測(cè)試。結(jié)果表明，運(yùn)用FPGA來(lái)實(shí)現(xiàn)速率匹配算法能夠滿(mǎn)足LTE系統(tǒng)對(duì)速率匹配的速度要求，同時(shí)也能夠充分發(fā)揮FPGA并行操作的優(yōu)越性。在此基礎(chǔ)上，引用乒乓操作的方法，在不消耗更多資源的情況下，進(jìn)一步縮短了速率匹配的處理時(shí)間，為整體系統(tǒng)的快速運(yùn)行提供了基本的速度保障。由于該算法的FPGA實(shí)現(xiàn)在聯(lián)機(jī)測(cè)試中，性能穩(wěn)定，故已在TD_LTE射頻一致性項(xiàng)目中得到應(yīng)用。

參考文獻(xiàn)
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