FPGA中組合邏輯和時(shí)序邏輯的區(qū)別

數(shù)字電路根據(jù)邏輯功能的不同特點(diǎn)，可以分成兩大類(lèi)，一類(lèi)叫組合邏輯電路（簡(jiǎn)稱(chēng)組合電路），另一類(lèi)叫做時(shí)序邏輯電路（簡(jiǎn)稱(chēng)時(shí)序電路）。

1．組合邏輯概念
組合邏輯電路在邏輯功能上的特點(diǎn)是任意時(shí)刻的輸出僅僅取決于該時(shí)刻的輸入，與電路原來(lái)的狀態(tài)無(wú)關(guān)，不涉及對(duì)信號(hào)跳變沿的處理，無(wú)存儲(chǔ)電路，也沒(méi)有反饋電路。通?？梢酝ㄟ^(guò)真值表的形式表達(dá)出來(lái)。

2．組合邏輯的Verilog HDL 描述
根據(jù)組合邏輯的電路行為，可以得到兩種常用的RTL 級(jí)描述方式。第一種是always 模塊的觸發(fā)事件為電平敏感信號(hào)列表；第二種就是用assign 關(guān)鍵字描述的數(shù)據(jù)流賦值語(yǔ)句。

（1）always 模塊的敏感表為電平敏感信號(hào)的電路
always模塊的敏感列表為所有判斷條件信號(hào)和輸入信號(hào)，但一定要注意敏感列表的完整性。在always 模塊中可以使用if、case 和for 等各種RTL 關(guān)鍵字結(jié)構(gòu)。由于賦值語(yǔ)句有阻塞賦值和非阻塞賦值兩類(lèi)，建議讀者使用阻塞賦值語(yǔ)句“=”。always 模塊中的信號(hào)必須定義為reg 型，不過(guò)最終的實(shí)現(xiàn)結(jié)果中并沒(méi)有寄存器。這是由于在組合邏輯電路描述中，將信號(hào)定義為reg型，只是為了滿(mǎn)足語(yǔ)法要求。

（2）assign語(yǔ)句描述的電路
利用條件符“?”可以描述一些相對(duì)簡(jiǎn)單的組合邏輯電路，信號(hào)只能被定義為wire型。當(dāng)組合邏輯比較復(fù)雜時(shí)，需要很多條assign語(yǔ)句或者多重嵌套“?”，使得代碼可讀性極差，因此此時(shí)推薦第一種組合邏輯建模方式。

3．組合邏輯電路的注意事項(xiàng)

（1）敏感信號(hào)列表
在組合邏輯設(shè)計(jì)中，讀者必須重點(diǎn)對(duì)待敏感信號(hào)列表。敏感信號(hào)列表出現(xiàn)在always塊中，其典型行為級(jí)的含義為：只要敏感信號(hào)列表內(nèi)的信號(hào)發(fā)生電平變化，則always模塊中的語(yǔ)句就執(zhí)行一次，因此設(shè)計(jì)人員必須將所有的輸入信號(hào)和條件判斷信號(hào)都列在信號(hào)列表中。

不完整的信號(hào)列表會(huì)造成不同的仿真和綜合結(jié)果，因此需要保證敏感信號(hào)的完備性。如果缺少信號(hào)，則無(wú)法觸發(fā)和該信號(hào)相關(guān)的仿真進(jìn)程，也就得不到正確的仿真結(jié)果。如果設(shè)計(jì)人員在設(shè)計(jì)中，認(rèn)為列舉信號(hào)麻煩，則采用下面的語(yǔ)句:always@(*).此時(shí)，綜合工具和仿真工具會(huì)自動(dòng)將所有的敏感信號(hào)自動(dòng)加入敏感信號(hào)列表。

（2）不要在組合邏輯中引入環(huán)路
在組合邏輯中引入環(huán)路會(huì)導(dǎo)致電路產(chǎn)生振蕩、毛刺以及沖突等問(wèn)題，從而降低設(shè)計(jì)的穩(wěn)定性和可靠性，因此要徹底避免環(huán)路。

之所以稱(chēng)邏輯環(huán)路是一種高風(fēng)險(xiǎn)設(shè)計(jì)，其原因如下：
首先，環(huán)回邏輯的延時(shí)完全依靠組合邏輯門(mén)延遲和布線(xiàn)延遲。一旦這些傳播時(shí)延有所變化，則環(huán)路的整體邏輯將徹底失效。
其次，環(huán)路的時(shí)序分析是個(gè)死循環(huán)過(guò)程。目前的EDA 開(kāi)發(fā)工具為了計(jì)算環(huán)路的時(shí)序邏輯都會(huì)主動(dòng)割斷時(shí)序路徑，引入許多不確定的因素。

1 . 時(shí)序邏輯概念
時(shí)序邏輯是Verilog HDL 設(shè)計(jì)中另一類(lèi)重要應(yīng)用。從電路特征上看來(lái)，其特點(diǎn)為任意時(shí)刻的輸出不僅取決于該時(shí)刻的輸入，而且還和電路原來(lái)的狀態(tài)有關(guān)。電路里面有存儲(chǔ)元件（各類(lèi)觸發(fā)器，在FPGA 芯片結(jié)構(gòu)中只有D 觸發(fā)器）用于記憶信息，如圖8-7 所示。從電路行為上講，不管輸入如何變化，僅當(dāng)時(shí)鐘的沿（上升沿或下降沿）到達(dá)時(shí)，才有可能使輸出發(fā)生變化。
（1）在描述時(shí)序電路的always塊中的reg型信號(hào)都會(huì)被綜合成寄存器，這是和組合邏輯電路所不同的。
（2）時(shí)序邏輯中推薦使用非阻塞賦值“<=”。
（3）時(shí)序邏輯的敏感信號(hào)列表只需要加入所用的時(shí)鐘觸發(fā)沿即可，其余所有的輸入和條件判斷信號(hào)都不用加入，這是因?yàn)闀r(shí)序邏輯是通過(guò)時(shí)鐘信號(hào)的跳變沿來(lái)控制的。

2. 競(jìng)爭(zhēng)與冒險(xiǎn)

（1）競(jìng)爭(zhēng)與毛線(xiàn)概念
信號(hào)在組合邏輯電路內(nèi)部通過(guò)連線(xiàn)和邏輯單元時(shí)，都有一定的延時(shí)。延時(shí)的大小與連線(xiàn)的長(zhǎng)短和邏輯單元的數(shù)目有關(guān)，同時(shí)還受器件的制造工藝、工作電壓、溫度等條件的影響。此外，信號(hào)的高低電平轉(zhuǎn)換也需要一定的過(guò)渡時(shí)間。由于存在這兩方面因素，多路信號(hào)的電平值發(fā)生變化時(shí)，在信號(hào)變化的瞬間，組合邏輯的輸出有先后順序，并不是同時(shí)變化，往往會(huì)出現(xiàn)一些不正確的尖峰信號(hào)，這些尖峰信號(hào)稱(chēng)為“毛刺”，如果一個(gè)組合邏輯電路中有“毛刺”出現(xiàn)，就說(shuō)明該電路存在“冒險(xiǎn)”。

需要注意的是，冒險(xiǎn)信號(hào)的脈沖寬度很小，常常只有數(shù)納秒或數(shù)十納秒，其頻帶帶寬可達(dá)數(shù)百兆赫茲或更寬。在板級(jí)調(diào)試時(shí)，如果示波器的上限頻率較低，會(huì)將幅度較大的毛刺顯示為幅度較小的毛刺，甚至不易被察覺(jué)。這都是在實(shí)際開(kāi)發(fā)中捕獲毛刺應(yīng)該注意的問(wèn)題。

冒險(xiǎn)按產(chǎn)生形式的不同可以分為靜態(tài)冒險(xiǎn)和動(dòng)態(tài)冒險(xiǎn)兩大類(lèi)。靜態(tài)冒險(xiǎn)是指輸入有變化，而輸出不應(yīng)變化時(shí)產(chǎn)生的單個(gè)窄脈沖；動(dòng)態(tài)冒險(xiǎn)則指的是輸入變化時(shí)，輸出也應(yīng)變化時(shí)產(chǎn)生的冒險(xiǎn)。動(dòng)態(tài)冒險(xiǎn)是由靜態(tài)冒險(xiǎn)引起的，因此存在動(dòng)態(tài)冒險(xiǎn)的電路也存在靜態(tài)冒險(xiǎn)。

靜態(tài)冒險(xiǎn)根據(jù)產(chǎn)生條件的不同，分為功能冒險(xiǎn)和邏輯冒險(xiǎn)兩大類(lèi)。當(dāng)有兩個(gè)或兩個(gè)以上輸入信號(hào)同時(shí)產(chǎn)生變化時(shí)，在輸出端產(chǎn)生毛刺，這種冒險(xiǎn)稱(chēng)為功能冒險(xiǎn)。如果只有一個(gè)變量產(chǎn)生變化時(shí)出現(xiàn)的冒險(xiǎn)則是邏輯冒險(xiǎn)。冒險(xiǎn)往往會(huì)影響到邏輯電路的穩(wěn)定性。清零和置位端口對(duì)毛刺信號(hào)十分敏感，任何一點(diǎn)毛刺都可能會(huì)使系統(tǒng)出錯(cuò)，因此判斷邏輯電路中是否存在冒險(xiǎn)以及如何避免冒險(xiǎn)是設(shè)計(jì)人員必須要考慮的問(wèn)題。

（2）冒險(xiǎn)產(chǎn)生的原因
由于動(dòng)態(tài)冒險(xiǎn)主要是由靜態(tài)冒險(xiǎn)引起的，消除了靜態(tài)冒險(xiǎn)，動(dòng)態(tài)冒險(xiǎn)也就自然消除了，因此下面介紹靜態(tài)冒險(xiǎn)的檢查和消除。
判斷一個(gè)邏輯電路在某些輸入信號(hào)發(fā)生變化時(shí)是否會(huì)產(chǎn)生冒險(xiǎn)，首先要判斷信號(hào)是否會(huì)同時(shí)變化，然后判斷在信號(hào)同時(shí)變化的時(shí)候，是否會(huì)產(chǎn)生冒險(xiǎn)，這可以通過(guò)邏輯函數(shù)的卡諾圖或邏輯函數(shù)表達(dá)式來(lái)進(jìn)行判斷。

（1功能冒險(xiǎn)的檢查
功能冒險(xiǎn)是由電路的邏輯功能引起的，只要輸入信號(hào)不是按照循環(huán)碼的規(guī)律變化，組合邏輯就可能產(chǎn)生功能冒險(xiǎn)，且不能通過(guò)修改設(shè)計(jì)加以消除，只能通過(guò)對(duì)輸出采用時(shí)鐘采樣來(lái)消除。

（2邏輯冒險(xiǎn)的檢查
檢查電路是否產(chǎn)生邏輯冒險(xiǎn)的方法有兩種，即代數(shù)法和卡諾圖法。
① 代數(shù)法。如果一個(gè)組合邏輯函數(shù)表達(dá)式F，在某些條件下能化簡(jiǎn)成或的形式，在A產(chǎn)生變化時(shí)，就可能產(chǎn)生靜態(tài)邏輯冒險(xiǎn)。
② 卡諾圖法。在組合邏輯的卡諾圖中，若存在素項(xiàng)圈相切，則可能會(huì)產(chǎn)生邏輯冒險(xiǎn)。如圖8-16 所示的卡諾圖，AC 和兩個(gè)素項(xiàng)環(huán)相切，在B = C =1時(shí)，A 由1 變?yōu)?時(shí)，將產(chǎn)生邏輯冒險(xiǎn)。