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時序邏輯程序中推斷組合邏輯?

OpenFPGA ? 來源:OpenFPGA ? 2023-02-20 10:38 ? 次閱讀

使用always_ff和在靈敏度列表中指定一個時鐘邊沿并不意味著過程中的所有邏輯都是時序邏輯。綜合編譯器將推斷出每個被非阻塞賦值的變量的觸發(fā)器。阻塞賦值也可能推斷出觸發(fā)器,這取決于賦值語句相對于程序中其他賦值和操作的順序和上下文。

然而,在有些情況下,組合邏輯數(shù)據(jù)流行為將從時序邏輯程序中推斷出來。

時序賦值右側(cè)的操作符將綜合為組合邏輯,其輸出成為觸發(fā)器的D輸入。

如果時序分配的右側(cè)調(diào)用一個函數(shù),該函數(shù)將綜合為組合邏輯,其輸出成為觸發(fā)器的D輸入。

圍繞著賦值語句的決策語句可能會綜合為組合式多路復(fù)用邏輯,選擇那個表達式作為觸發(fā)器的D輸入。

在begin-end語句組中對臨時變量的阻塞賦值,將綜合為組合邏輯,其中臨時變量成為在begin-end中后續(xù)非阻塞賦值推斷出的觸發(fā)器的輸入。

下面非例子說明了在begin-end語句組中對臨時變量的阻塞賦值,將綜合為組合邏輯。

257bcd5e-b0b6-11ed-bfe3-dac502259ad0.png

下面就是上面的例子中推斷的示意圖。

25a97614-b0b6-11ed-bfe3-dac502259ad0.png

對中間臨時變量的阻塞賦值

審核編輯 :李倩

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原文標(biāo)題:【數(shù)字實驗室】時序邏輯程序中推斷組合邏輯?

文章出處:【微信號:Open_FPGA,微信公眾號:OpenFPGA】歡迎添加關(guān)注!文章轉(zhuǎn)載請注明出處。

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