Vivado IP集成器

Vivado起航
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大家好，歡迎Vivado的一個(gè)快速演示，它是xilinx新的設(shè)計(jì)套件，應(yīng)用到7系列和以上的系列器件。
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開始
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?????? 當(dāng)你打開Vivado IDE集成設(shè)計(jì)環(huán)境的時(shí)候，你首先看到的是開始頁(yè)，在右邊是文檔，方法指導(dǎo)手冊(cè)和指引。
左邊是向?qū)В笇?dǎo)你創(chuàng)建新的工程，包括如何從ise和Planahead工具遷移到vivado。
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快速集成設(shè)計(jì)環(huán)境概要
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?????? 創(chuàng)建一個(gè)新的工程后，Vivado IDE集成設(shè)計(jì)環(huán)境包含工程總結(jié)標(biāo)簽就打開了，這個(gè)標(biāo)簽給你有關(guān)你的工程信息，比如現(xiàn)在的狀態(tài)，編譯流程，設(shè)置，錯(cuò)誤和警告信息。
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這個(gè)頂層菜單和工具條給你訪問(wèn)到通用的功能。
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你工程的設(shè)計(jì)源被列在源視圖里。
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左邊的這個(gè)部分叫做流程導(dǎo)航器。這是你控制和分析Vivado能力的地方，在后面的演示里，我們會(huì)一步一步來(lái)討論。在Vivado集成設(shè)計(jì)環(huán)境里，你能管理源文件，實(shí)現(xiàn)流程和所有的設(shè)計(jì)分析。
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?????? 在Vivado里，有一個(gè)新的功能是IP裝配，也叫做IP集成。這個(gè)演示的剩下部分會(huì)顯示如何快速和容易地使用IP集成來(lái)創(chuàng)建一個(gè)復(fù)雜的子系統(tǒng)。
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?創(chuàng)造IP集成器設(shè)計(jì)演示
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?????? IP 集成器是一個(gè)圖形化設(shè)計(jì)工具，它在復(fù)雜的IP block（模塊）之間做接口級(jí)的連接。然而，因?yàn)镮P集成器緊緊地連接到了Vivado IDE，設(shè)計(jì)者能在圖形化環(huán)境和Tcl互動(dòng)之間切換。
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我們開始運(yùn)行一個(gè)簡(jiǎn)單的MicroBlaze軟處理器系統(tǒng)腳本。
當(dāng)這個(gè)腳本在運(yùn)行的時(shí)候，你能看見獨(dú)立的IP 模塊放置在模塊框圖里，還有在這些模塊之間的接口級(jí)網(wǎng)線連接。
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我要加一些模塊到這個(gè)設(shè)計(jì)里，開始，打開這個(gè)MicoBlaze配置對(duì)話框，同時(shí)使能調(diào)試接口和AXI4數(shù)據(jù)接口。通過(guò)右擊這個(gè)圖，IP就能被加到這個(gè)設(shè)計(jì)里，你也能使用查找對(duì)話框快速地來(lái)找到這些接口。這個(gè)IP可以來(lái)自第三方，也可以是你自己的。一個(gè)調(diào)試模塊被加上了，也連接到了處理器。注意開始很深的綠色線標(biāo)記表明可能的連接，很深的藍(lán)色線表示這是個(gè)接口級(jí)的連接。這個(gè)連接由多個(gè)相關(guān)的信號(hào)組成。在IP打包進(jìn)程中，這是通過(guò)IP-XACT自動(dòng)地創(chuàng)建。
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現(xiàn)在，一個(gè)AXI GPIO外設(shè)會(huì)被連接到處理器，來(lái)自這個(gè)GPIO的輸出信號(hào)會(huì)作為外部的信號(hào)。
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?為了演示接口級(jí)連接的強(qiáng)大功能，我會(huì)在MicroBlaze處理器展開這個(gè)AXI接口。所有要求的AXI4信號(hào)需要用單一連接連接到GPIO的外設(shè)。當(dāng)這些接口級(jí)的連接創(chuàng)建時(shí)，互聯(lián)的DRC（設(shè)計(jì)規(guī)則檢查）也被實(shí)時(shí)地運(yùn)行。
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??????? IP集成器支持任意的層次級(jí)。組成存儲(chǔ)系統(tǒng)的5個(gè)IP模塊現(xiàn)在會(huì)移動(dòng)成自己的層次。這個(gè)白色盒子顯示了你的層次。IP整合器支持任意的設(shè)計(jì)層次級(jí)。
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?????? IP集成器在互聯(lián)的IP模塊之間支持全部的參數(shù)傳播，確保結(jié)構(gòu)化設(shè)計(jì)的正確性。一旦一個(gè)設(shè)計(jì)完成，Verilog或VHDL從這個(gè)框圖中就被產(chǎn)生。這整個(gè)IP框圖，或者任意的層次級(jí)能被快速地封裝并添加到Vivado的IP 目錄中。使系統(tǒng)級(jí)的IP模塊可以被重用。

?供貨情況
Vivado 設(shè)計(jì)套件 2012.1 版本現(xiàn)已作為早期試用計(jì)劃的一部分推出?？蛻艨陕?lián)系所在地的賽靈思代表。今夏早些時(shí)候?qū)⒐_發(fā)布 2012.2 版本，今年晚些時(shí)候還將推出 WebPACK。目前采用 ISE 設(shè)計(jì)套件版本的客戶將免費(fèi)獲得最新 Vivado 設(shè)計(jì)套件版本和IDS。賽靈思將繼續(xù)為針對(duì) 7 系列及早期產(chǎn)品設(shè)計(jì)的客戶提供 ISE 設(shè)計(jì)套件支持。如需更多信息，敬請(qǐng)?jiān)L問(wèn)以下網(wǎng)址：www.xilinx.com/cn/design-tools。
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關(guān)于賽靈思
賽靈思致力于開發(fā)All Programmable的技術(shù)和器件，超越了硬件進(jìn)入軟件，超越了數(shù)字進(jìn)入模擬，超越了單芯片進(jìn)入了3D堆疊芯片。這些行業(yè)領(lǐng)先的器件與其新一代設(shè)計(jì)環(huán)境和IP相結(jié)合，可以滿足從可編程邏輯到可編程系統(tǒng)集成領(lǐng)域更廣泛的客戶需求。如需了解更多信息，請(qǐng)?jiān)L問(wèn)賽靈思公司中文網(wǎng)站：www.xilinx.com/cn.

賽靈思vivado設(shè)計(jì)套件專題:http://wenjunhu.com/topic/tech/vivado/

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Vivado(64979) Vivado(64979)
IP集成器(5763) IP集成器(5763)

評(píng)論

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2017-11-18 04:22:58

5473

Xilinx CORE生成器IP列表名稱及說(shuō)明詳解

本頁(yè)包含通過(guò)LabVIEW FPGA模塊可用的Xilinx CORE生成器IP的列表。LabVIEW通過(guò)Xilinx IP節(jié)點(diǎn)實(shí)現(xiàn)該IP。下列IP名稱和說(shuō)明來(lái)自于Xilinx數(shù)據(jù)表。LabVIEW

2017-11-18 05:55:51

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集成Xilinx內(nèi)核生成器IP至FPGA VI詳細(xì)步驟

LabVIEW使用IP集成節(jié)點(diǎn)方便的整合Xilinx內(nèi)核生成IP至FPGA VI。按照下列步驟添加Xilinx內(nèi)核生成器IP至FPGA VI。 1、在支持的FPGA終端下新建一個(gè)空白VI，并顯示VI

2017-11-18 05:56:22

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了解Vivado設(shè)計(jì)套件集成能力的九大理由分析

理由一：突破器件密度極限：在單個(gè)器件中更快速集成更多功能；理由二：Vivado以可預(yù)測(cè)的結(jié)果提供穩(wěn)健可靠的性能和低功耗；理由三：Vivado設(shè)計(jì)套件提供了無(wú)與倫比的運(yùn)行時(shí)間和存儲(chǔ)器利用率；理由四：使用Vivado高層次綜合生成基于C語(yǔ)言的IP。

2017-11-22 08:15:19

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賽靈思Vivado開發(fā)套件與IP核的原理作用分析

2017-11-28 15:49:58

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Vivado將模塊封裝為IP的方法介紹

在給別人用自己的工程時(shí)可以封裝IP，Vivado用封裝IP的工具，可以得到像xilinx的ip一樣的可以配置參數(shù)的IP核，但是用其他工程調(diào)用后發(fā)現(xiàn)還是能看到源文件，如何將工程源文件加密，暫時(shí)沒(méi)有找到方法，如果知道還請(qǐng)賜教。

2018-06-26 11:33:00

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在IP集成器中調(diào)試AXI接口有哪些優(yōu)勢(shì)？

用戶可以使用IP集成器連接IP模塊創(chuàng)建復(fù)雜的系統(tǒng)設(shè)計(jì)。通過(guò)接口構(gòu)建基于模塊的設(shè)計(jì)，一般情況下接口包含多個(gè)總線和大量的信號(hào)線。因此，為了方便在硬件上調(diào)試那些包含大量接口的設(shè)計(jì)，就需要驗(yàn)證設(shè)計(jì)的接口連接。

2018-04-18 15:28:24

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vivado調(diào)用IP核詳細(xì)介紹

大家好，又到了每日學(xué)習(xí)的時(shí)間了，今天咱們來(lái)聊一聊vivado 調(diào)用IP核。首先咱們來(lái)了解一下vivado的IP核，IP核（IP Core）：Vivado中有很多IP核可以直接使用，例如

2018-05-28 11:42:14

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賽靈思推出Vivado設(shè)計(jì)套件HLx版本，助力SoC和FPGA以及打造可復(fù)用的平臺(tái)

、HL 設(shè)計(jì)版本和 HL WebPACK 版本。所有 HLx 版本均包括帶有 C/C++ 庫(kù)的 Vivado 高層次綜合（HLS）、Vivado IP 集成器 （IPI）、LogicCORE IP

2018-08-17 11:43:00

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賽靈思Vivado設(shè)計(jì)套件推出2013.1版本，提供IP 集成器和高層次綜合功能

FPGA器件中創(chuàng)建高度集成的、復(fù)雜的設(shè)計(jì)，賽靈思推出了Vivado IP Integrator（IPI）早期試用版本。Vivado IPI可加速RTL、

2018-09-25 09:18:01

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如何將Vivado IP和第三方綜合工具配合使用

觀看視頻，學(xué)習(xí)如何將 Vivado IP 和第三方綜合工具配合使用。此視頻將通過(guò)一個(gè)設(shè)計(jì)實(shí)例引導(dǎo)您完成創(chuàng)建自定義 IP 的步驟；用第三方綜合工具IP黑盒子來(lái)審查所需 IP 輸出；整合 Vivado IP 網(wǎng)表和第三方綜合工具網(wǎng)表的兩個(gè)方法，即 “網(wǎng)表項(xiàng)目模式” 和 “非項(xiàng)目 Tcl 腳本模式”。

2018-11-21 06:34:00

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如何讓Vivado IP Integrator和Amazon F1開發(fā)套件進(jìn)行協(xié)同使用

歡迎閱讀本快速視頻，我將解釋如何使用Vivado IP Integrator流程與Amazon F1硬件開發(fā)套件或HDK配合使用

2018-11-20 06:35:00

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如何在Vivado Design Suite 中進(jìn)行IP加密

此視頻概述了Vivado Design Suite中的IP加密。它涵蓋了IP加密工具流程，如何準(zhǔn)備加密IP以及如何在Vivado中運(yùn)行加密工具。

2018-11-20 06:34:00

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用于系統(tǒng)生成器中Vivado HLS IP模塊介紹

了解如何生成Vivado HLS IP模塊，以便在System Generator For DSP中使用。

2018-11-20 06:08:00

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如何使用Vivado Logic Analyzer與邏輯調(diào)試IP進(jìn)行交互

了解Vivado中的Logic Debug功能，如何將邏輯調(diào)試IP添加到設(shè)計(jì)中，以及如何使用Vivado Logic Analyzer與邏輯調(diào)試IP進(jìn)行交互。

2018-11-30 06:22:00

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如何使用Vivado Design Suite IP Integrator的調(diào)試AXI接口

了解如何使用Vivado Design Suite IP Integrator有效地調(diào)試AXI接口。本視頻介紹了如何使用該工具的好處，所需的調(diào)試步驟和演示。

2018-11-29 06:00:00

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如何使用Vivado IP Integrator組裝具有多個(gè)時(shí)鐘域的設(shè)計(jì)

該視頻演示了如何使用Vivado IP Integrator組裝具有多個(gè)時(shí)鐘域的設(shè)計(jì)。它顯示了Vivado中的設(shè)計(jì)規(guī)則檢查和功能如何幫助用戶自動(dòng)執(zhí)行此流程。

2018-11-27 07:40:00

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調(diào)用Vivado IP核的方法

在開發(fā)PL時(shí)一般都會(huì)用到分頻或倍頻，對(duì)晶振產(chǎn)生的時(shí)鐘進(jìn)行分頻或倍頻處理，產(chǎn)生系統(tǒng)時(shí)鐘和復(fù)位信號(hào)，下面就介紹一下在vivado2017.3中進(jìn)行PL開發(fā)時(shí)調(diào)用IP的方法。

2018-12-22 14:26:38

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FPGA實(shí)現(xiàn)基于Vivado的BRAM IP核的使用

? Xilinx公司的FPGA中有著很多的有用且對(duì)整個(gè)工程很有益處的IP核，比如數(shù)學(xué)類的IP核，數(shù)字信號(hào)處理使用的IP核，以及存儲(chǔ)類的IP核，本篇文章主要介紹BRAM ?IP

2020-12-29 15:59:39

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如何在vivado創(chuàng)建新工程上使用IP集成器創(chuàng)建塊設(shè)計(jì)

本文介紹如何在 vivado 開發(fā)教程(一) 創(chuàng)建新工程的基礎(chǔ)上, 使用IP集成器, 創(chuàng)建塊設(shè)計(jì)。

2022-02-08 10:47:39

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Vivado中xilinx_BRAM IP核使用

Vivado2017.2 中BRAM版本為 Block Memory Generator Specific Features 8.3。BRAM IP核包括有5種類型：Single-port RAM 單端口RAM，Simple Dual-port RAM 簡(jiǎn)單雙端口RAM（A寫數(shù)據(jù)B讀數(shù)據(jù)）

2021-03-10 06:15:56

VCS獨(dú)立仿真Vivado IP核的一些方法總結(jié)

前年，發(fā)表了一篇文章《VCS獨(dú)立仿真Vivado IP核的一些方法總結(jié)》（鏈接在參考資料1），里面簡(jiǎn)單講述了使用VCS仿真Vivado IP核時(shí)遇到的一些問(wèn)題及解決方案，發(fā)表之后經(jīng)過(guò)一年多操作上也有

2021-03-22 10:31:16

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淺析Vivado的IP核DDS使用方式及注意事項(xiàng)

vivado提供了DDS IP核可以輸出正余弦波形，配置方法如下

2021-04-27 15:52:10

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關(guān)于Vivado三種常用IP核的調(diào)用詳細(xì)解析

vivado的IP核，IP核（IP Core）：Vivado中有很多IP核可以直接使用，例如數(shù)學(xué)運(yùn)算（乘法器、除法器、浮點(diǎn)運(yùn)算器等）、信號(hào)處理（FFT、DFT、DDS等）。IP核類似編程中的函數(shù)庫(kù)（例如C語(yǔ)言中的printf（）函數(shù)），可以直接調(diào)用，非常方便，大大加快了開發(fā)速度。

2021-04-27 15:45:12

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如何導(dǎo)出IP以供在Vivado Design Suite中使用？

以供在 Vivado Design Suite 中使用、如何將其連接到其它 IP 核與處理器以及如何在板上運(yùn)行工程。本篇博文將分為 3 個(gè)部分： 1. 從 Vitis HLS 導(dǎo)出 IP。 2.

2021-04-26 17:32:26

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基于VIVADO的PCIE IP的使用

基于VIVADO的PCIE IP的使用項(xiàng)目簡(jiǎn)述上一篇內(nèi)容我們已經(jīng)對(duì)PCIE協(xié)議進(jìn)行了粗略的講解。那么不明白具體的PCIE協(xié)議，我們就不能在FPGA中使用PCIE來(lái)進(jìn)行高速數(shù)據(jù)傳輸了嗎？答案是否

2021-08-09 16:22:10

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Vivado BDC (Block Design Container)怎么用

談到BDC（Block DesignContainer）就不得不提IPI（IP Integrator）。IPI常被翻譯為“IP集成器”，也是有道理的。它提供了一種“圖形化+模塊化”的設(shè)計(jì)方式。若用過(guò)

2021-11-09 09:43:17

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使用VIvado封裝自定IP并使用IP創(chuàng)建工程

在FPGA實(shí)際的開發(fā)中，官方提供的IP并不是適用于所有的情況，需要根據(jù)實(shí)際修改，或者是在自己設(shè)計(jì)的IP時(shí)，需要再次調(diào)用時(shí)，我們可以將之前的設(shè)計(jì)封裝成自定義IP，然后在之后的設(shè)計(jì)中繼續(xù)使用此IP。因此本次詳細(xì)介紹使用VIvado來(lái)封裝自己的IP，并使用IP創(chuàng)建工程。

2022-04-21 08:58:05

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在Vivado中創(chuàng)建基于IP集成器(IP Integrator)的設(shè)計(jì)

Zynq UltraScale+ RFSoC 是業(yè)界首款單芯片自適應(yīng)無(wú)線電平臺(tái)，在一款芯片內(nèi)集成射頻直采數(shù)據(jù)轉(zhuǎn)換器、單芯片軟決策前向糾錯(cuò)核(SD-FEC)、FPGA邏輯、完整的ARM處理器子系統(tǒng)和高速收發(fā)器等。

2022-06-08 16:07:54

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如何導(dǎo)出IP以供在 Vivado Design Suite 中使用

在本篇博文中，我們將學(xué)習(xí)如何導(dǎo)出 IP 以供在 Vivado Design Suite 中使用、如何將其連接到其它 IP 核與處理器以及如何在板上運(yùn)行工程。

2022-07-08 09:34:00

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Vivado Synthesis的各種流程

Vivado IPI （IP Integrator）提供了直觀的模塊化的設(shè)計(jì)方法。用戶可以將Vivado IP Catalog中的IP、用戶自己的RTL代碼、或者用戶已有的BD文件添加到IP Integrator中構(gòu)成Block Design，設(shè)計(jì)更復(fù)雜的系統(tǒng)，如下圖所示。

2022-07-15 11:39:12

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使用VCS仿真Vivado IP核時(shí)遇到的問(wèn)題及解決方案

前年，發(fā)表了一篇文章《VCS獨(dú)立仿真Vivado IP核的一些方法總結(jié)》(鏈接在參考資料1)，里面簡(jiǎn)單講述了使用VCS仿真Vivado IP核時(shí)遇到的一些問(wèn)題及解決方案，發(fā)表之后經(jīng)過(guò)一年多操作上也有些許改進(jìn)，所以寫這篇文章補(bǔ)充下。

2022-08-29 14:41:55

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