硅谷占領(lǐng)了芯片設(shè)計(jì)金字塔的頂尖——詳解芯片設(shè)計(jì)流程

一個(gè)比指甲蓋還小的封裝起來(lái)的黑色小硅片，卻是一切電子設(shè)備的核心，包括高鐵、飛機(jī)、電視機(jī)、手機(jī)的核心。

今天的硅谷占領(lǐng)了芯片設(shè)計(jì)金字塔的頂尖

上世紀(jì)八十年代的硅谷，擁有很多半導(dǎo)體生產(chǎn)線。硅谷也以此從一個(gè)葡萄園為主的干旱山谷轉(zhuǎn)變?yōu)橐浴肮琛?a target="_blank">工業(yè)為核心的高科技基地。到了九十年代，這些生產(chǎn)線逐漸移到了美國(guó)偏遠(yuǎn)地區(qū)、亞太地區(qū)，***、韓國(guó)、新加坡就是在這個(gè)時(shí)期建立了很多生產(chǎn)線，集成電路開(kāi)始發(fā)展起來(lái)。

但是今天的硅谷，已經(jīng)基本上沒(méi)有生產(chǎn)線，而是以設(shè)計(jì)公司和軟件公司為主流。例如，全球GPU領(lǐng)軍企業(yè)（英偉達(dá)）、全球最大的可編程器件公司XILINX（賽靈思）、通信芯片公司Broadcom（博通），都是沒(méi)有生產(chǎn)線、純粹靠智慧設(shè)計(jì)在領(lǐng)導(dǎo)全球某個(gè)產(chǎn)業(yè)方向。

芯片設(shè)計(jì)難在哪里

有專(zhuān)家打過(guò)一個(gè)比喻：把芯片拿到一般的顯微鏡下看，就像是一張上海市地圖；拿到更高級(jí)的電子顯微鏡下看，就能看到每家每戶(hù)的窗戶(hù)、陽(yáng)臺(tái)，一扇扇門(mén)，一條條馬路；大家平常說(shuō)的28納米、15納米，就是這個(gè)城市建筑的最小尺寸。集成電路設(shè)計(jì)，就好像設(shè)計(jì)一座“新上海城”，馬路是7層甚至8、9層立交的；建筑物有幾百萬(wàn)座；擁有幾千萬(wàn)人口，幾億扇門(mén)窗不斷開(kāi)關(guān)；所有建筑物的門(mén)窗一秒鐘要開(kāi)關(guān)上億次，而且不能夠有一扇門(mén)窗的開(kāi)關(guān)不準(zhǔn)確。

“在這張超級(jí)地圖上，每個(gè)房間都要供電、供水，一兩個(gè)房間水壓不夠就可能造成電路計(jì)算不準(zhǔn)確，你的飛機(jī)就可能掉下來(lái)，這就是失敗的芯片。”集成電路芯片在設(shè)計(jì)環(huán)節(jié)出現(xiàn)任何一個(gè)小缺陷，就必須重來(lái)。重新設(shè)計(jì)又需要至少1年時(shí)間，幾千萬(wàn)元的投入?！八约呻娐吩O(shè)計(jì)需要從軟件到硬件的高超的設(shè)計(jì)、指揮、風(fēng)險(xiǎn)控制能力。”

目前，國(guó)內(nèi)的集成電路產(chǎn)業(yè)設(shè)計(jì)、制造、封裝三業(yè)并舉，制造可以去代工，封裝測(cè)試與美國(guó)的差距也不是很大。差距最大的地方在于設(shè)計(jì)，現(xiàn)在國(guó)內(nèi)芯片設(shè)計(jì)主要還是依賴(lài)國(guó)外。

芯片設(shè)計(jì)主要方法

芯片設(shè)計(jì)方法從大的方面可以分為兩大類(lèi)：正向設(shè)計(jì)和逆向設(shè)計(jì)(逆向工程)。

正向設(shè)計(jì)

正向設(shè)計(jì)即根據(jù)產(chǎn)品確定的指標(biāo)和要求，從電路原理或系統(tǒng)原理出發(fā)，通過(guò)查閱相關(guān)規(guī)定和標(biāo)準(zhǔn)，利用已有知識(shí)和能力來(lái)設(shè)計(jì)模塊和電路，最后得到集成電路物理實(shí)現(xiàn)所需要的幾何圖形。一般認(rèn)為正向設(shè)計(jì)具體包含了以下三種基本的設(shè)計(jì)方法：自下而上（bottom up）即結(jié)構(gòu)設(shè)計(jì)方法，自上而下（top-down）設(shè)計(jì)方法和并行設(shè)計(jì)方法。

自下而上設(shè)計(jì)方法

自下而上的設(shè)計(jì)方法是集成電路系統(tǒng)的基本設(shè)計(jì)方法，其基本思想是將復(fù)雜的系統(tǒng)逐層進(jìn)行功能塊劃分和描述功能塊的拓?fù)溥B接，直到用底層模塊或部件來(lái)描述，當(dāng)完成底層模塊或部件的描述后，自下而上進(jìn)行層次擴(kuò)展和層次功能的仿真驗(yàn)證，從而完成整個(gè)系統(tǒng)的功能設(shè)計(jì)和驗(yàn)證。最后根據(jù)底層模塊或部件的幾何圖形和拓?fù)潢P(guān)系完成布圖設(shè)計(jì)和驗(yàn)證。

雖然采用自下而上設(shè)計(jì)的系統(tǒng)結(jié)構(gòu)清晰明了，但作為傳統(tǒng)的系統(tǒng)硬件設(shè)計(jì)方法，在系統(tǒng)設(shè)計(jì)的早期就將系統(tǒng)人為地分為硬件和軟件兩部分，軟件的開(kāi)發(fā)受到硬件的嚴(yán)格限制，軟件的設(shè)計(jì)和調(diào)試常常要在硬件設(shè)計(jì)完成之后。這種設(shè)計(jì)方法的一些缺點(diǎn)也是很明顯，如要求設(shè)計(jì)者具有豐富的設(shè)計(jì)經(jīng)驗(yàn)，設(shè)計(jì)過(guò)程反復(fù)較多，開(kāi)發(fā)效率低，可移植性差，可繼承性差，開(kāi)發(fā)時(shí)間長(zhǎng)，不易修改等等。

自上而下設(shè)計(jì)方法

自上而下設(shè)計(jì)方法的思想是按從抽象到具體，從概念到實(shí)現(xiàn)的思路和次序進(jìn)行設(shè)計(jì)的，從系統(tǒng)總體要求出發(fā)，自上而下地逐步將設(shè)計(jì)內(nèi)容細(xì)化，最后完成系統(tǒng)硬件的整體設(shè)計(jì)。具體實(shí)施時(shí)，首先從系統(tǒng)設(shè)計(jì)入手，在頂層進(jìn)行功能方框圖劃分和結(jié)構(gòu)設(shè)計(jì)，在方框圖一級(jí)進(jìn)行仿真和糾錯(cuò)，用硬件設(shè)計(jì)語(yǔ)言對(duì)高層次的系統(tǒng)行為級(jí)進(jìn)行描述并在系統(tǒng)級(jí)進(jìn)行驗(yàn)證，這時(shí)的設(shè)計(jì)與工藝無(wú)關(guān)。然后用邏輯綜合化工具生成具體的門(mén)級(jí)邏輯電路的網(wǎng)表，具體過(guò)程如圖所示。然后再通過(guò)布局、布線、版圖設(shè)計(jì)等，得到最終生產(chǎn)所用的描述文件。

采用自上而下的設(shè)計(jì)方法時(shí)，主要的仿真和調(diào)試過(guò)程是在高層次完成的，這有利于早期發(fā)現(xiàn)在結(jié)構(gòu)設(shè)計(jì)上的錯(cuò)誤，避免設(shè)計(jì)反復(fù)，同時(shí)也減少了邏輯仿真的工作量。

并行設(shè)計(jì)方法

隨著工藝技術(shù)的發(fā)展，深亞微米（DSM）已經(jīng)投入使用，系統(tǒng)級(jí)芯片的規(guī)模更大、更復(fù)雜，物理連線延遲、信號(hào)串?dāng)_和噪音等互連效應(yīng)及功耗都成為影響超大規(guī)模集成電路（VLSI）產(chǎn)品性能的重要因素。在這種情況下，由于采用自上而下的設(shè)計(jì)方法與工藝無(wú)關(guān)的高層次行為功能設(shè)計(jì)時(shí)并不考慮物理上的互連效應(yīng)和功耗等的影響，與實(shí)際情況差異較大，因而常常產(chǎn)生設(shè)計(jì)錯(cuò)誤，并行設(shè)計(jì)方法正是面對(duì)這一挑戰(zhàn)而提出來(lái)的。并行設(shè)計(jì)方法一開(kāi)始就考慮產(chǎn)品在整個(gè)生命周期中從概念形成到產(chǎn)品報(bào)廢處理的所有因素。并行設(shè)計(jì)方法要求在進(jìn)行層次功能設(shè)計(jì)的同時(shí)，進(jìn)行層次物理設(shè)計(jì)規(guī)劃或虛擬物理設(shè)計(jì)，充分利用各層次設(shè)計(jì)中的信息反饋，形成合理的約束集，并依此優(yōu)化設(shè)計(jì)。

逆向設(shè)計(jì)（逆向工程）

芯片反向設(shè)計(jì)（工程)是一種從人們?cè)O(shè)計(jì)的優(yōu)秀芯片中提取技巧和知識(shí)的過(guò)程，是獲取芯片工藝、版圖、電路、設(shè)計(jì)思想等信息的一種手段。

簡(jiǎn)單而言，芯片反向設(shè)計(jì)就是通過(guò)對(duì)芯片內(nèi)部電路的提取與分析、整理，實(shí)現(xiàn)對(duì)芯片技術(shù)原理、設(shè)計(jì)思路、工藝制造、結(jié)構(gòu)機(jī)制等方面的深入洞悉，可用來(lái)驗(yàn)證設(shè)計(jì)框架或者分析信息流在技術(shù)題，也可以助力新的芯片設(shè)計(jì)或者產(chǎn)品設(shè)計(jì)方案。

通過(guò)這種逆向分析手段，我們可以幫助客戶(hù)了解其他產(chǎn)品的設(shè)計(jì),用于項(xiàng)目可行性研究、打開(kāi)思路、尋找問(wèn)題、成本核算等，比如：在進(jìn)入新領(lǐng)域之前，評(píng)估、驗(yàn)證自己技術(shù)方案和設(shè)計(jì)思路的可行性；通過(guò)對(duì)市場(chǎng)上成熟產(chǎn)品的研究，協(xié)助解決關(guān)鍵性的技術(shù)問(wèn)題；利用已有產(chǎn)品的市場(chǎng)資源等。

芯谷芯片反向設(shè)計(jì)服務(wù)包括網(wǎng)表/電路圖反向提取、電路層次化整理、邏輯功能分析、版圖提取與設(shè)計(jì)、設(shè)計(jì)規(guī)則檢查調(diào)整、邏輯版圖驗(yàn)證、單元庫(kù)替換以及工藝尺寸的縮放等方面。網(wǎng)表/電路圖反向提取。

在芯片反向設(shè)計(jì)中，網(wǎng)表/電路圖的提取是個(gè)很大的課題，網(wǎng)表提取的質(zhì)量和速度直接影響后續(xù)整理、仿真、LVS等方方面面的工作。我們?cè)诳偨Y(jié)眾多成功案例的基礎(chǔ)上，依托自主研發(fā)的軟件應(yīng)用，可準(zhǔn)確、快速、高質(zhì)量地進(jìn)行網(wǎng)表/電路圖的提取。

芯片設(shè)計(jì)主要內(nèi)容

一顆芯片的誕生，可以分為設(shè)計(jì)與制造兩個(gè)環(huán)節(jié)。芯片制造的過(guò)程就如同用樂(lè)高蓋房子一樣，先有晶圓作為地基，再層層往上疊的芯片制造流程后，就可產(chǎn)出想要的芯片，然而，沒(méi)有設(shè)計(jì)圖，擁有再?gòu)?qiáng)大的制造能力也無(wú)濟(jì)于事。

在芯片生產(chǎn)流程中，芯片多由專(zhuān)業(yè)芯片設(shè)計(jì)公司進(jìn)行規(guī)劃、設(shè)計(jì)，像是聯(lián)發(fā)科、高通、Intel 等知名大廠，都自行設(shè)計(jì)各自的芯片，提供不同規(guī)格、效能的芯片給下游廠商選擇。所以，芯片設(shè)計(jì)是整個(gè)芯片成型最重要的一環(huán)。

芯片制造的過(guò)程就如同用樂(lè)高蓋房子一樣，先有晶圓作為地基，再層層往上疊的芯片制造流程后，就可產(chǎn)出必要的芯片（這些會(huì)在后面介紹）。然而，沒(méi)有設(shè)計(jì)圖，擁有再?gòu)?qiáng)制造能力都沒(méi)有用，因此，建筑師的角色相當(dāng)重要。

研發(fā)方案和硬件語(yǔ)言

與任何一個(gè)靠生產(chǎn)產(chǎn)品謀求發(fā)展的企業(yè)一樣，設(shè)計(jì)推出一款新的芯片的第一步理所當(dāng)然的是市場(chǎng)的調(diào)研和產(chǎn)品的開(kāi)發(fā)規(guī)劃。在這段時(shí)間內(nèi)，未來(lái)產(chǎn)品的相關(guān)定位，主要占領(lǐng)的市場(chǎng)范圍等話(huà)題都被提到桌面上討論，這些問(wèn)題討論的結(jié)果最終將決定產(chǎn)品最終的研發(fā)方案的大體內(nèi)容：研發(fā)成本，研發(fā)周期以及開(kāi)發(fā)過(guò)程中需要的資源等等。

接下來(lái)就要在研發(fā)方案確定的大方向的技術(shù)上研究從生產(chǎn)工藝，芯片代工等具體的細(xì)節(jié)問(wèn)題進(jìn)行商議。在成本的限制范圍內(nèi)決定諸如集成晶體管數(shù)量等物理參數(shù)；緊接著就要在符合生產(chǎn)工藝的芯片代工廠中做出選擇了，決定這個(gè)的因素很多，當(dāng)然第一點(diǎn)是能提供生產(chǎn)芯片要求的工藝水平，其次是代工廠的產(chǎn)品質(zhì)量和價(jià)格因素。當(dāng)然很多時(shí)候芯片在設(shè)計(jì)的時(shí)候就計(jì)劃使用比較超前的工藝，保證選擇的代工廠在芯片設(shè)計(jì)完成開(kāi)始投片的時(shí)候完成相關(guān)工藝改造是十分重要的，如果你在這一點(diǎn)上面做出錯(cuò)誤的判斷，那對(duì)公司造成的損失是巨大的，因?yàn)樾酒袠I(yè)是一個(gè)最求速度的產(chǎn)業(yè)，在生產(chǎn)工藝已經(jīng)決定的情況下，如果要在回過(guò)頭來(lái)修訂工藝指標(biāo)，那進(jìn)行的工作又會(huì)持續(xù)幾個(gè)月，其中的工作量不比重新一塊芯片要少多少！

當(dāng)這一切前期環(huán)節(jié)確定以后，就開(kāi)始芯片構(gòu)架的設(shè)計(jì)?，F(xiàn)在，芯片構(gòu)架的設(shè)計(jì)一般是通過(guò)專(zhuān)門(mén)的硬件設(shè)計(jì)語(yǔ)言Hardware Description Languages (HDL)來(lái)完成，所謂硬件設(shè)計(jì)語(yǔ)言（ HDL）顧名思義，是一種用來(lái)描述硬件工作過(guò)程的語(yǔ)言。這些語(yǔ)言寫(xiě)成的代碼能夠用專(zhuān)門(mén)的合成器生成邏輯門(mén)電路的連線表和布局圖，這些都是將來(lái)發(fā)給芯片代工廠的主要生產(chǎn)依據(jù)。

在芯片的設(shè)計(jì)階段基本上都是通過(guò)工程師們通過(guò)Verilog語(yǔ)言編制HDL代碼來(lái)設(shè)計(jì)芯片中的所有工作單元，也決定該芯片所能支持的所有技術(shù)特征。這個(gè)階段一般要持續(xù)3到4個(gè)月（這取決于芯片工程的規(guī)模），是整個(gè)設(shè)計(jì)過(guò)程的基礎(chǔ)。

在上述的工作完成后，就進(jìn)入了產(chǎn)品設(shè)計(jì)的驗(yàn)證階段，一般也有一兩個(gè)月的時(shí)間。這個(gè)階段的任務(wù)就是保證在芯片最后交付代工廠的設(shè)計(jì)方案沒(méi)有缺陷的，就是我們平時(shí)所說(shuō)的產(chǎn)品的“bug”。這一個(gè)階段對(duì)于任何芯片設(shè)計(jì)公司來(lái)說(shuō)都是舉足輕重的一步，因?yàn)槿绻酒O(shè)計(jì)在投片生產(chǎn)出來(lái)以后驗(yàn)證出并不能像設(shè)計(jì)的那樣正常工作，那就不僅意味著繼續(xù)投入更多的金錢(qián)修改設(shè)計(jì)，重新投片。整個(gè)驗(yàn)證工作分為好幾個(gè)過(guò)程，基本功能測(cè)試驗(yàn)證芯片內(nèi)的所有的門(mén)電路能正常工作，工作量模擬測(cè)試用來(lái)證實(shí)門(mén)電路組合能達(dá)到的性能。當(dāng)然，這時(shí)候還沒(méi)有真正物理意義上真正的芯片存在，這些所有的測(cè)試依舊是通過(guò)HDL 編成的程序模擬出來(lái)的。

接下來(lái)的驗(yàn)證工作開(kāi)始進(jìn)行分支的并行運(yùn)作，一個(gè)團(tuán)隊(duì)負(fù)責(zé)芯片電路的靜態(tài)時(shí)序分析，保證成品芯片能夠達(dá)到設(shè)計(jì)的主頻；另外一個(gè)主要由模擬電路工程師組成的團(tuán)隊(duì)進(jìn)行關(guān)于儲(chǔ)存電路，供電電路的分析修改。和數(shù)字電路的修正工作相比，模擬工程師們的工作要辛苦的多，他們要進(jìn)行大量的復(fù)數(shù)，微分方程計(jì)算和信號(hào)分析，即便是借助計(jì)算機(jī)和專(zhuān)門(mén)的軟件也是一件很頭疼的事情。同樣，這時(shí)候的多有測(cè)試和驗(yàn)證工作都是在模擬的狀態(tài)下進(jìn)行的，最終，當(dāng)上述所有的工作完成后，一份由綜合軟件生成的用來(lái)投片生產(chǎn)門(mén)電路級(jí)別的連線表和電路圖就完成了。

但是，芯片設(shè)計(jì)者不會(huì)立即把這個(gè)方案交付廠家，因?yàn)樗€要接受最后一個(gè)考驗(yàn)，那就是我們通常所說(shuō)的FPGA (Field Programmable Gate Array)現(xiàn)場(chǎng)可編程門(mén)陣列來(lái)對(duì)設(shè)計(jì)進(jìn)行的最終功能進(jìn)行驗(yàn)證。 對(duì)于一個(gè)集成一億多個(gè)晶體管超級(jí)復(fù)雜芯片，在整個(gè)使用硬件設(shè)計(jì)語(yǔ)言（ HDL）設(shè)計(jì)和模擬測(cè)試的過(guò)程中，要反復(fù)運(yùn)行描述整個(gè)芯片的數(shù)十億條的指令和進(jìn)行真正“海量”的數(shù)據(jù)儲(chǔ)存，因此對(duì)執(zhí)行相關(guān)任務(wù)的的硬件有著近乎變態(tài)的考驗(yàn)。

可編程門(mén)陣列FPGA模擬驗(yàn)證

現(xiàn)場(chǎng)可編程門(mén)陣列FPGA可以能完成任何數(shù)字器件的功能，上至高性能CPU下至簡(jiǎn)單的74電路，都可以用它來(lái)實(shí)現(xiàn)。FPGA其實(shí)是一個(gè)包含有大量門(mén)電路的邏輯元件,但是它的每一個(gè)門(mén)的定義可以有使用者來(lái)定義,如同一張白紙或是一堆積木，工程師可以通過(guò)傳統(tǒng)的原理圖輸入法，或是硬件描述語(yǔ)言自由的設(shè)計(jì)一個(gè)數(shù)字系統(tǒng)。通過(guò)軟件仿真，我們可以事先驗(yàn)證設(shè)計(jì)的正確性。在PCB完成以后，還可以利用FPGA的在線修改能力，隨時(shí)修改設(shè)計(jì)而不必改動(dòng)硬件電路。所以說(shuō)使用FPGA來(lái)開(kāi)發(fā)數(shù)字電路，可以大大縮短設(shè)計(jì)時(shí)間，更為重要的是大大減少了再出現(xiàn)成品芯片以后反復(fù)修改,投片資金和時(shí)間的消耗,一塊幾千美元的FPGA(這里指目前最大容量的FPGA）和花費(fèi)數(shù)百萬(wàn)美元得到一塊成品芯片相比,消耗是微不足道的.

投片生產(chǎn)樣片和修正

經(jīng)過(guò)前面一系列的驗(yàn)證工作,這道工序就可以告一段落了,幾經(jīng)修訂的設(shè)計(jì)方案被送到了芯片代工廠開(kāi)始投片生產(chǎn).代工廠從拿到設(shè)計(jì)方案到第一批產(chǎn)品下線一般需要四周的時(shí)間,不過(guò)在這段時(shí)間里,設(shè)計(jì)人員仍舊馬不停蹄,繼續(xù)進(jìn)行芯片的模擬測(cè)試和上市產(chǎn)品PCB(Printed Circuit Boards印刷電路板) 的設(shè)計(jì),這就產(chǎn)生了一般官方欽定的“公板”.四周以后,第一批產(chǎn)品下線了,這就是我們一般稱(chēng)為的”A0”版本。（就是常說(shuō)的“工程樣片”）

一般情況下， A0版本的產(chǎn)量不會(huì)很多，它們的主要用途還是用來(lái)進(jìn)行測(cè)試和修改，一些被送到開(kāi)發(fā)小組繼續(xù)測(cè)試和查錯(cuò)，另一部分被送到相關(guān)的卡板廠商處進(jìn)行相關(guān)的測(cè)試和設(shè)計(jì)。由于現(xiàn)在是有了真正的芯片到手了，查錯(cuò)的手段當(dāng)然也要和前面的模擬手段不同。

當(dāng)“所有”的缺陷都得到了修正之后，最終的設(shè)計(jì)被交付到代工廠進(jìn)行投片生產(chǎn)，這時(shí)的產(chǎn)量就不會(huì)像A0版本那么少了，但也不是最終的量產(chǎn)版本，在前面驗(yàn)證基本功無(wú)誤的情況下，這次生產(chǎn)的芯片要進(jìn)行各種各樣的和正式上市產(chǎn)品相關(guān)的測(cè)試：產(chǎn)品兼容性，工作溫度，外圍供電電路的穩(wěn)定性，信號(hào)完整性等等，直到產(chǎn)品能達(dá)到作為產(chǎn)品上市的程度，這時(shí)芯片生產(chǎn)方就可以投入量產(chǎn)了。

芯片設(shè)計(jì)主要流程

芯片的設(shè)計(jì)過(guò)程可分為兩個(gè)部分，分別為：前端設(shè)計(jì)（也稱(chēng)邏輯設(shè)計(jì)）和后端設(shè)計(jì)（也稱(chēng)物理設(shè)計(jì)），這兩個(gè)部分并沒(méi)有統(tǒng)一嚴(yán)格的界限，凡涉及到與工藝有關(guān)的設(shè)計(jì)可稱(chēng)為后端設(shè)計(jì)。

前端設(shè)計(jì)的主要流程

1、規(guī)格制定

芯片規(guī)格，也就像功能列表一樣，是客戶(hù)向芯片設(shè)計(jì)公司（稱(chēng)為Fabless，無(wú)晶圓設(shè)計(jì)公司）提出的設(shè)計(jì)要求，包括芯片需要達(dá)到的具體功能和性能方面的要求。

2、詳細(xì)設(shè)計(jì)

Fabless根據(jù)客戶(hù)提出的規(guī)格要求，拿出設(shè)計(jì)解決方案和具體實(shí)現(xiàn)架構(gòu)，劃分模塊功能。

3、HDL編碼

使用硬件描述語(yǔ)言（VHDL，Verilog HDL，業(yè)界公司一般都是使用后者）將模塊功能以代碼來(lái)描述實(shí)現(xiàn)，也就是將實(shí)際的硬件電路功能通過(guò)HDL語(yǔ)言描述出來(lái)，形成RTL（寄存器傳輸級(jí)）代碼。

4、仿真驗(yàn)證

仿真驗(yàn)證就是檢驗(yàn)編碼設(shè)計(jì)的正確性，檢驗(yàn)的標(biāo)準(zhǔn)就是第一步制定的規(guī)格。看設(shè)計(jì)是否精確地滿(mǎn)足了規(guī)格中的所有要求。規(guī)格是設(shè)計(jì)正確與否的黃金標(biāo)準(zhǔn)，一切違反，不符合規(guī)格要求的，就需要重新修改設(shè)計(jì)和編碼。設(shè)計(jì)和仿真驗(yàn)證是反復(fù)迭代的過(guò)程，直到驗(yàn)證結(jié)果顯示完全符合規(guī)格標(biāo)準(zhǔn)。仿真驗(yàn)證工具Mentor公司的Modelsim， Synopsys的VCS，還有Cadence的NC-Verilog均可以對(duì)RTL級(jí)的代碼進(jìn)行設(shè)計(jì)驗(yàn)證，該部分個(gè)人一般使用第一個(gè)-Modelsim。該部分稱(chēng)為前仿真，接下來(lái)邏輯部分綜合之后再一次進(jìn)行的仿真可稱(chēng)為后仿真。

5、邏輯綜合――Design Compiler

仿真驗(yàn)證通過(guò)，進(jìn)行邏輯綜合。邏輯綜合的結(jié)果就是把設(shè)計(jì)實(shí)現(xiàn)的HDL代碼翻譯成門(mén)級(jí)網(wǎng)表netlist。綜合需要設(shè)定約束條件，就是你希望綜合出來(lái)的電路在面積，時(shí)序等目標(biāo)參數(shù)上達(dá)到的標(biāo)準(zhǔn)。邏輯綜合需要基于特定的綜合庫(kù)，不同的庫(kù)中，門(mén)電路基本標(biāo)準(zhǔn)單元（standard cell）的面積，時(shí)序參數(shù)是不一樣的。所以，選用的綜合庫(kù)不一樣，綜合出來(lái)的電路在時(shí)序，面積上是有差異的。

6、STA

Static TimingAnalysis（STA），靜態(tài)時(shí)序分析，這也屬于驗(yàn)證范疇，它主要是在時(shí)序上對(duì)電路進(jìn)行驗(yàn)證，檢查電路是否存在建立時(shí)間（setup time）和保持時(shí)間（hold time）的違例（violation）。這個(gè)是數(shù)字電路基礎(chǔ)知識(shí)，一個(gè)寄存器出現(xiàn)這兩個(gè)時(shí)序違例時(shí)，是沒(méi)有辦法正確采樣數(shù)據(jù)和輸出數(shù)據(jù)的，所以以寄存器為基礎(chǔ)的數(shù)字芯片功能肯定會(huì)出現(xiàn)問(wèn)題。STA工具有Synopsys的Prime Time。

7、形式驗(yàn)證

這也是驗(yàn)證范疇，它是從功能上（STA是時(shí)序上）對(duì)綜合后的網(wǎng)表進(jìn)行驗(yàn)證。常用的就是等價(jià)性檢查方法，以功能驗(yàn)證后的HDL設(shè)計(jì)為參考，對(duì)比綜合后的網(wǎng)表功能，他們是否在功能上存在等價(jià)性。這樣做是為了保證在邏輯綜合過(guò)程中沒(méi)有改變?cè)菻DL描述的電路功能。形式驗(yàn)證工具有Synopsys的Formality。前端設(shè)計(jì)的流程暫時(shí)寫(xiě)到這里。從設(shè)計(jì)程度上來(lái)講，前端設(shè)計(jì)的結(jié)果就是得到了芯片的門(mén)級(jí)網(wǎng)表電路。

后端設(shè)計(jì)流程

1、DFT

Design ForTest，可測(cè)性設(shè)計(jì)。芯片內(nèi)部往往都自帶測(cè)試電路，DFT的目的就是在設(shè)計(jì)的時(shí)候就考慮將來(lái)的測(cè)試。DFT的常見(jiàn)方法就是，在設(shè)計(jì)中插入掃描鏈，將非掃描單元（如寄存器）變?yōu)閽呙鑶卧ｊP(guān)于DFT，有些書(shū)上有詳細(xì)介紹，對(duì)照?qǐng)D片就好理解一點(diǎn)。

2、布局規(guī)劃(FloorPlan)

布局規(guī)劃就是放置芯片的宏單元模塊，在總體上確定各種功能電路的擺放位置，如IP模塊，RAM，I/O引腳等等。布局規(guī)劃能直接影響芯片最終的面積。

3、CTS

Clock TreeSynthesis，時(shí)鐘樹(shù)綜合，簡(jiǎn)單點(diǎn)說(shuō)就是時(shí)鐘的布線。由于時(shí)鐘信號(hào)在數(shù)字芯片的全局指揮作用，它的分布應(yīng)該是對(duì)稱(chēng)式的連到各個(gè)寄存器單元，從而使時(shí)鐘從同一個(gè)時(shí)鐘源到達(dá)各個(gè)寄存器時(shí)，時(shí)鐘延遲差異最小。這也是為什么時(shí)鐘信號(hào)需要單獨(dú)布線的原因。

4、布線(Place & Route)

這里的布線就是普通信號(hào)布線了，包括各種標(biāo)準(zhǔn)單元（基本邏輯門(mén)電路）之間的走線。比如我們平常聽(tīng)到的0.13um工藝，或者說(shuō)90nm工藝，實(shí)際上就是這里金屬布線可以達(dá)到的最小寬度，從微觀上看就是MOS管的溝道長(zhǎng)度。

5、寄生參數(shù)提取

由于導(dǎo)線本身存在的電阻，相鄰導(dǎo)線之間的互感,耦合電容在芯片內(nèi)部會(huì)產(chǎn)生信號(hào)噪聲，串?dāng)_和反射。這些效應(yīng)會(huì)產(chǎn)生信號(hào)完整性問(wèn)題，導(dǎo)致信號(hào)電壓波動(dòng)和變化，如果嚴(yán)重就會(huì)導(dǎo)致信號(hào)失真錯(cuò)誤。提取寄生參數(shù)進(jìn)行再次的分析驗(yàn)證，分析信號(hào)完整性問(wèn)題是非常重要的。

6、版圖物理驗(yàn)證

對(duì)完成布線的物理版圖進(jìn)行功能和時(shí)序上的驗(yàn)證，驗(yàn)證項(xiàng)目很多，如LVS（Layout Vs Schematic）驗(yàn)證，簡(jiǎn)單說(shuō)，就是版圖與邏輯綜合后的門(mén)級(jí)電路圖的對(duì)比驗(yàn)證；DRC（Design Rule Checking）：設(shè)計(jì)規(guī)則檢查，檢查連線間距，連線寬度等是否滿(mǎn)足工藝要求，ERC（Electrical Rule Checking）：電氣規(guī)則檢查，檢查短路和開(kāi)路等電氣 規(guī)則違例；等等。

實(shí)際的后端流程還包括電路功耗分析，以及隨著制造工藝不斷進(jìn)步產(chǎn)生的DFM（可制造性設(shè)計(jì)）問(wèn)題，在此不說(shuō)了。物理版圖驗(yàn)證完成也就是整個(gè)芯片設(shè)計(jì)階段完成，下面的就是芯片制造了。物理版圖以GDSII的文件格式交給芯片代工廠（稱(chēng)為Foundry）在晶圓硅片上做出實(shí)際的電路，再進(jìn)行封裝和測(cè)試，就得到了我們實(shí)際看見(jiàn)的芯片。