一文知道Xilinx Serdes時鐘糾正clock correction的步驟
1、時鐘糾正原理
時鐘糾正比較簡單，下面一個圖就能說清楚。
首先為什么要使用時鐘糾正，是因為CDR恢復(fù)的用戶時鐘user_clk和硬核時鐘XCLK雖然頻率一樣，但是會有略微的不同，正是這樣導(dǎo)致內(nèi)部的FIFO有可能讀空和寫滿，這樣就會導(dǎo)致傳輸錯誤。與其傳輸出錯誤，不如我們就發(fā)送一個特定的序列讓它去“出錯”。在FIFO快滿的時丟棄這個序列，在FIFO快讀空時加入這個序列。由于收發(fā)雙方約定好了這個序列是什么，這樣可以避免出錯。
2、設(shè)置buff大小
即設(shè)置最小延遲和最大延遲，buff中的內(nèi)容在小于或大于這兩個值時就會插入或刪除特定的CC序列。設(shè)置最小延遲要求如下表。（IP核里面不用設(shè)置這個，因為提供了PPM offset核CC序列發(fā)送的周期，IP核會自己計算出來，真是智能?。?/p>
3、設(shè)置序列長度，跟上面一樣，和comma碼的長度有關(guān)。
4、IP核設(shè)置
聲明：本文內(nèi)容及配圖由入駐作者撰寫或者入駐合作網(wǎng)站授權(quán)轉(zhuǎn)載。文章觀點(diǎn)僅代表作者本人，不代表電子發(fā)燒友網(wǎng)立場。文章及其配圖僅供工程師學(xué)習(xí)之用，如有內(nèi)容侵權(quán)或者其他違規(guī)問題，請聯(lián)系本站處理。
舉報投訴
-
時鐘
+關(guān)注
關(guān)注
11文章
1735瀏覽量
131541 -
cdr
+關(guān)注
關(guān)注
1文章
50瀏覽量
18113
發(fā)布評論請先 登錄
相關(guān)推薦
Xilinx FPGA時鐘資源概述
。Xilinx FPGA7系列分為全局時鐘(Global clock)和局部時鐘(Regional clock)資源。目前，大型設(shè)計
發(fā)表于 07-24 11:07
?917次閱讀
config37中根據(jù)DACCLK配置jesd clock，請問下jesd clock大小是跟之前配的serdes pll配置的line rate成40倍關(guān)系的嗎？
的serdes pll配置的line rate成40倍關(guān)系的嗎？
關(guān)于速率，我fpga上每條line上發(fā)送的速率為5Gbps，dac輸入的dacclk_p為500M時鐘，pll配置DACCLK，M=40
發(fā)表于 12-13 08:02
請教關(guān)于C6678的serdes模塊
請教：C6678的PCIE SRIO Hyperlink和SGMII模塊的配置中都涉及到對serdes模塊的配置，故希望知道以下幾個問題：1、這些模塊的serdes是同一個，還是各自有
發(fā)表于 08-06 06:17
請問我可以參考哪些Spartan-6 / Artix-7文件檢查這些設(shè)備的serdes是否能滿足STM-4抖動要求？
您好，Xilinx支持，你能列出哪些我可以參考的Spartan-6 / Artix-7文件檢查這些設(shè)備的serdes是否能滿足STM-4抖動要求？謝謝，特呂克以上來自于谷歌翻譯以下為原文Hi
發(fā)表于 07-23 12:26
SERDES傳輸和引腳關(guān)聯(lián)
親愛的Xilinx論壇，我正在實現(xiàn)基于SERDES協(xié)議的序列化傳輸。我需要在Kintex7上接收8個差分對，這些差分對承載由另一個Kintex7串行化的64位字，主時鐘為100MHz。
發(fā)表于 03-17 09:53
SERDES在數(shù)字系統(tǒng)中高效時鐘設(shè)計方案
SERDES在數(shù)字系統(tǒng)中高效時鐘設(shè)計方案，無論是在一個FPGA、SoC還是ASSP中，為任何基于SERDES的協(xié)議選擇一個參考
發(fā)表于 02-16 11:23
?5996次閱讀
Xilinx 7 Series FPGA時鐘網(wǎng)絡(luò)的區(qū)別（BUFG，BUFGR，BUFIO）
clock region BUFR是regional時鐘網(wǎng)絡(luò)，顧名思義，它的驅(qū)動范圍只能局限在一個clock region的邏輯
發(fā)表于 02-08 05:31
?2585次閱讀
參考時鐘對SERDES性能的影響
我們知道，SERDES對參考時鐘有嚴(yán)格的相位噪聲性能要求。通常，SERDES供應(yīng)商會根據(jù)其SERDES采用的PLL以及CDR架構(gòu)特點(diǎn)，以及性
發(fā)表于 02-10 18:40
?6286次閱讀
基于SERDES時鐘的頻率跟隨的設(shè)計
在很多無線或者有線的系統(tǒng)應(yīng)用中，都需要器件的接收端能夠和鏈路的發(fā)送端的頻率做跟隨。通常的實現(xiàn)方案都是通過將SERDES的恢復(fù)時鐘引到芯片外部，然后通過一個cleanup PLL過濾抖動，然后同時再生出低相位抖動的跟隨
發(fā)表于 11-18 12:08
?7052次閱讀
基于FPGA芯片的SERDES接口電路設(shè)計
本方案是以CME最新的低功耗系列FPGA的HR03為平臺，實現(xiàn)8/10b的SerDes接口，包括SERDES收發(fā)單元，通過完全數(shù)字化的方法實現(xiàn)SERDES的CDR（Clock Data
發(fā)表于 05-24 15:33
?4877次閱讀
Xilinx 7 系列FPGA中的Serdes總結(jié)
本文檔的主要內(nèi)容詳細(xì)介紹的是Xilinx 7 系列FPGA中的Serdes總結(jié)。
發(fā)表于 12-31 17:30
?25次下載
SERDES關(guān)鍵技術(shù)
Xilinx公司的許多FPGA已經(jīng)內(nèi)置了一個或多個MGT（Multi-Gigabit Transceiver）收發(fā)器，也叫做SERDES（Multi-Gigabit Serializer/Deserializer）。MGT收發(fā)器
時鐘子系統(tǒng)中clock驅(qū)動實例
都要早期，因此clock驅(qū)動是在內(nèi)核中進(jìn)行實現(xiàn)。 在內(nèi)核的 drivers/clk 目錄下，可以看到各個芯片廠商對各自芯片clock驅(qū)動的實現(xiàn)： 下面以一個簡單的時鐘樹，舉例說明
SerDes是怎么設(shè)計的？(一)
的。在使用SerDes的過程中，設(shè)計者有太多的疑惑：為什么在傳輸?shù)倪^程中沒有時鐘信號？什么是加重和均衡？抖動和誤碼是什么關(guān)系？各種抖動之間有什么關(guān)系？時鐘怎么恢復(fù)？等等這些問題，如果設(shè)計者能夠完全理解
工商網(wǎng)監(jiān)
評論