0
  • 聊天消息
  • 系統(tǒng)消息
  • 評論與回復
登錄后你可以
  • 下載海量資料
  • 學習在線課程
  • 觀看技術(shù)視頻
  • 寫文章/發(fā)帖/加入社區(qū)
會員中心
創(chuàng)作中心

完善資料讓更多小伙伴認識你,還能領取20積分哦,立即完善>

3天內(nèi)不再提示

談談高速PCB設計中的打孔包地與串擾

硬件攻城獅 ? 來源:硬件工程師煉成之路 ? 2024-05-01 15:10 ? 次閱讀

工程界常常使用保護地線進行隔離,來抑制信號間的相互干擾。的確,保護地線有時能夠提高信號間的隔離度,但是保護地線并不是總是有效的,有時甚至反而會使干擾更加惡化。使用保護地線必須根據(jù)實際情況仔細分析,并認真處理。

保護地線是指在兩個信號線之間插入一根網(wǎng)絡為GND的走線,用于將兩個信號隔離開,地線兩端打GND過孔和GND平面相連,如圖所示。有時敏感信號的兩側(cè)都放置保護地線。

fb9620da-0068-11ef-a297-92fbcf53809c.png

要想加入保護地線,首先必須把兩個信號線的間距拉開到足以容納一根保護地線的空間,由于拉開了信號線的間距,即使不插入保護地線,也會減小串擾。插入保護地線會有多大的作用?

低頻模擬信號包地

我們來看表層微帶線情況下串擾的大小。假設走線是50Ω阻抗控制的,線寬為6mil,介質(zhì)厚度為3.6mil,介電常數(shù)為4.5。并假設兩路信號都是載波頻率為30Mhz,帶寬為2Mhz的模擬信號。

下圖顯示了三種情況下的遠端串擾情況。當線間距為6mil時,由于兩條線緊密耦合,遠端串擾較大。把間距增加到18mil,遠端串擾明顯減小。進一步,在兩條線之間加入保護地線,地線兩端使用過孔連接到地面,遠端串擾進一步減小。

fba9803a-0068-11ef-a297-92fbcf53809c.png

對于低頻模擬信號之間的隔離,保護地線的確很有用。這也是很多低頻板上經(jīng)常見到的“包地”的原因。但是,如果需要隔離的數(shù)字信號,情況會有所不同。我們分表層微帶線和內(nèi)層帶狀線兩種情況來討論保護地線對數(shù)字信號的隔離效果。以下討論我沒假定PCB走線都是50Ω阻抗控制的。

表層走線

仍然使用上面的表層走線疊層結(jié)構(gòu),線寬為6mil,介質(zhì)厚度為3.6mil,介電常數(shù)為4.5。攻擊信號為上升時間Tr=200ps的階躍波形??紤]以下三種情況下的近端串擾和遠端串擾的情況,如下圖所示,其中耦合段長度為2000mil。

fbb55af4-0068-11ef-a297-92fbcf53809c.png

Case1:兩條走線間距gap=1w(w=6mil表示線寬);

Case2:兩條走線間距gap=3w,僅僅拉大道能夠放下一條保護線的間距,但不適用保護線;

Case3:兩條線間距gap=3w,中間使用保護地線,并在兩端打GND過孔。

下圖顯示了三種情況下串擾波形,無論是近端串擾還是遠端串擾,走線間距從1w增加到3w時,串擾都明顯減小。在此基礎上,走線間插入保護地線,串擾如下圖中Case 3所示,相比Case 2,插入保護地線,不但沒有起到進一步減小串擾的作用,反而增大了串擾噪聲。

fbc3f3ca-0068-11ef-a297-92fbcf53809c.png

這個例子表明,拉開走線間距是最有效的減小串擾的方法。保護地線如果使用不當,可能反而會惡化串擾。因此,在使用保護地線時,需要根據(jù)實際情況仔細分析。保護地線要想起到應有的隔離作用,需要再地線上添加很多GND過孔,過孔間距應小于1/10λ,如圖所示。λ為信號中最高頻率成分對應的波長。

fbd0a930-0068-11ef-a297-92fbcf53809c.png

內(nèi)層走線

對于內(nèi)層走線,如下圖所示:

fbdfdab8-0068-11ef-a297-92fbcf53809c.png

介電常數(shù)為4.5,阻抗為50Ω??紤]到下圖三種情況。攻擊信號為上升時間Tr=200ps的階躍波形,入射信號幅度500mv,耦合長度為2000mil,近端串擾如圖所示,加入了保護地線,近端串擾從3.44mV進一步減小到了0.5mV。信號隔離度提高了16B。對于內(nèi)層走線,加入保護地線能夠獲得更大的隔離度。

fbebd264-0068-11ef-a297-92fbcf53809c.png

對于表層走線來說,使用密集型的GND過孔,對提升隔離效果是有好處的。但是,對于內(nèi)層走線來說,使用密集型的GND過孔幾乎得不到額外的好處,下圖對比了GND過孔間距為2000mil(保護地線兩端打GND過孔)和GND過孔間距為400mil時的近端串擾情況,串擾量幾乎沒有變化。

fbf8e602-0068-11ef-a297-92fbcf53809c.png

間距增加到5w時情況如何?

fc04547e-0068-11ef-a297-92fbcf53809c.png

fc0f49d8-0068-11ef-a297-92fbcf53809c.png

當走線間距進一步加大,保護地線仍保持在6mil的線寬時,對于表層走線來說,保護地線的作用減小。在下圖中,兩條線間距拉到5w時,兩種情況下近端串擾和遠端串擾量和不使用保護地線情況相當,沒有明顯改善。因此,對于表層走線來說,走線間距很大時,中間再加入保護地線,幾乎沒有什么效果,如果處理不好反而會使串擾惡化。

對于內(nèi)層走線來說,保護地線仍然會起很大作用。如下圖,內(nèi)層間距為5W,兩種情況下近端串擾噪聲波形如圖。中間加入了保護地線,能明顯改善近端串擾。

fc1ce76e-0068-11ef-a297-92fbcf53809c.png

結(jié)論

1)保護地線對低頻模擬信號的隔離通常都是有效的。但是在數(shù)字信號之間的保護走線并不是那么有用,有時反而會使情況更惡化。

2)對于表層走線,如果保護地線的GDN孔間距很大,可能會使串擾更加嚴重,必須使用非常密集的GND孔才能起到隔離的效果。

3)對于內(nèi)層走線,保護地線可以減小近端串擾。

來源:CSDN,作者:硬件工程師煉成之路

審核編輯:劉清
聲明:本文內(nèi)容及配圖由入駐作者撰寫或者入駐合作網(wǎng)站授權(quán)轉(zhuǎn)載。文章觀點僅代表作者本人,不代表電子發(fā)燒友網(wǎng)立場。文章及其配圖僅供工程師學習之用,如有內(nèi)容侵權(quán)或者其他違規(guī)問題,請聯(lián)系本站處理。 舉報投訴
  • PCB設計
    +關(guān)注

    關(guān)注

    394

    文章

    4689

    瀏覽量

    85700
  • 模擬信號
    +關(guān)注

    關(guān)注

    8

    文章

    1130

    瀏覽量

    52469
  • PCB走線
    +關(guān)注

    關(guān)注

    3

    文章

    134

    瀏覽量

    13923
  • GND
    GND
    +關(guān)注

    關(guān)注

    2

    文章

    539

    瀏覽量

    38735

原文標題:高速PCB設計中的打孔包地與串擾分析

文章出處:【微信號:mcu168,微信公眾號:硬件攻城獅】歡迎添加關(guān)注!文章轉(zhuǎn)載請注明出處。

收藏 人收藏

    評論

    相關(guān)推薦

    PCB設計如何避免

    PCB設計如何避免         變化的信號(例如階躍信號)沿傳輸線由 A 到 B 傳播,傳輸線 C-D
    發(fā)表于 03-20 14:04 ?691次閱讀

    關(guān)于高速PCB設計知識

    高速PCB設計的學習過程,是一個需要大家掌握的重要概念。它是電磁干擾傳播的主要途徑,異步信號線,控制線,和I/O口走線上,
    的頭像 發(fā)表于 08-22 10:45 ?2794次閱讀
    關(guān)于<b class='flag-5'>高速</b><b class='flag-5'>PCB設計</b>的<b class='flag-5'>串</b><b class='flag-5'>擾</b>知識

    關(guān)于高速PCB設計知識

    高速PCB設計的學習過程,是一個需要大家掌握的重要概念。它是電磁干擾傳播的主要途徑,異步信號線,控制線,和I/O口走線上,
    的頭像 發(fā)表于 08-29 09:38 ?2017次閱讀
    關(guān)于<b class='flag-5'>高速</b><b class='flag-5'>PCB設計</b>的<b class='flag-5'>串</b><b class='flag-5'>擾</b>知識

    關(guān)于高速PCB設計知識這篇文章講清楚了

    高速PCB設計的學習過程,是一個需要大家掌握的重要概念。它是電磁干擾傳播的主要途徑,異步信號線,控制線,和I/O口走線上,
    的頭像 發(fā)表于 09-05 18:55 ?2587次閱讀
    關(guān)于<b class='flag-5'>高速</b><b class='flag-5'>PCB設計</b>的<b class='flag-5'>串</b><b class='flag-5'>擾</b>知識這篇文章講清楚了

    什么是小間距QFN封裝PCB設計抑制?

    。對于8Gbps及以上的高速應用更應該注意避免此類問題,為高速數(shù)字傳輸鏈路提供更多裕量。本文針對PCB設計由小間距QFN封裝引入
    發(fā)表于 07-30 08:03

    解決PCB設計消除的辦法

    PCB電路設計中有很多知識技巧,之前我們講過高速PCB如何布局,以及電路板設計最常用的軟件等問題,本文我們講一下關(guān)于怎么解決PCB設計
    發(fā)表于 11-02 09:19

    高速PCB設計分析與控制

    高速PCB設計分析與控制:物理分析與驗證對于確保復雜、高速
    發(fā)表于 06-14 10:02 ?0次下載

    高速PCB設計的影響分析

    信號頻率變高,邊沿變陡,印刷電路板的尺寸變小,布線密度加大等都使得高速PCB設計的影響顯著增加。
    發(fā)表于 05-29 14:09 ?920次閱讀
    <b class='flag-5'>串</b><b class='flag-5'>擾</b>在<b class='flag-5'>高速</b><b class='flag-5'>PCB設計</b><b class='flag-5'>中</b>的影響分析

    高速PCB設計如何消除?

    PCB布局上的可能是災難性的。如果不糾正,可能會導致您的成品板完全無法工作,或者可能會受到間歇性問題的困擾。讓我們來看看
    的頭像 發(fā)表于 07-25 11:23 ?3182次閱讀

    PCB設計防止的方法有哪些

    在實際PCB設計,3W規(guī)則并不能完全滿足避免的要求。
    的頭像 發(fā)表于 08-19 15:10 ?7341次閱讀

    如何解決PCB問題

    高速PCB設計,信號之間由于電磁場的相互耦合而產(chǎn)生的不期望的噪聲電壓信號稱為信號。
    發(fā)表于 07-19 09:52 ?2386次閱讀

    如何解決PCB布局問題

    您可能會發(fā)現(xiàn)布局和布線會因攻擊者的蹤跡而產(chǎn)生強烈的。 那么,在設計哪里可以找到,以及在PCB
    的頭像 發(fā)表于 01-13 13:25 ?2450次閱讀

    高速PCB設計高速信號是否需要地處理

    當我們在做高速PCB設計時,很多工程師都會糾結(jié)于地問題,那么高速信號是否需要地處理呢? 首先,我們要明確為什么要
    的頭像 發(fā)表于 11-09 11:28 ?8725次閱讀

    小間距QFN封裝PCB設計抑制分析

    小間距QFN封裝PCB設計抑制分析
    發(fā)表于 11-04 09:51 ?2次下載
    小間距QFN封裝<b class='flag-5'>PCB設計</b><b class='flag-5'>串</b><b class='flag-5'>擾</b>抑制分析

    PCB設計,如何避免

    PCB設計,如何避免? 在PCB設計,避免
    的頭像 發(fā)表于 02-02 15:40 ?1804次閱讀