英特爾、三星和臺(tái)積電公布下一代晶體管進(jìn)展

既然三大先進(jìn)芯片制造商都已經(jīng)展示了 CFETS（complementary field-effect transistors：互補(bǔ)場(chǎng)效應(yīng)晶體管），那么晶體管密度幾乎翻倍的未來(lái)處理器的愿景已開(kāi)始成形。CFET 是一種單一結(jié)構(gòu)，堆疊了 CMOS 邏輯所需的兩種類型的晶體管。在本周于舊金山舉行的 IEEE 國(guó)際電子器件會(huì)議上，英特爾、三星和臺(tái)積電展示了他們?cè)诰w管的下一代發(fā)展方面取得的進(jìn)展。

芯片公司正在從 2011 年以來(lái)使用的 FinFET 器件結(jié)構(gòu)過(guò)渡到納米片或全柵晶體管。這些名稱反映了晶體管的基本結(jié)構(gòu)：在 FinFET 中，柵極控制流過(guò)垂直硅鰭的電流；在納米片器件中，該鰭被切割成一組帶（ribbons），每個(gè)帶都被柵極包圍。CFET 本質(zhì)上采用較高的ribbons堆疊，其中一半用于一個(gè)器件，一半用于另一個(gè)器件。正如英特爾工程師之前所說(shuō)，該設(shè)備在單個(gè)集成流程中構(gòu)建了兩種類型的晶體管（nFET 和 pFET）。

CFET 的想法（其中 n 型和 p 型晶體管垂直單片堆疊）由 IMEC 研究機(jī)構(gòu)于 2018 年提出。此后，大量研究論文充實(shí)了該提案，但這些論文來(lái)自 IMEC 和學(xué)術(shù)研究人員，而不是商業(yè)組織的研發(fā)團(tuán)隊(duì)。

不過(guò)，專家估計(jì) CFET 將于七到十年后投入商業(yè)應(yīng)用，但在準(zhǔn)備就緒之前仍有大量工作要做。

英特爾的inverter

英特爾是三者中最早演示 CFET 的，早在 2020 年就在 IEDM 上推出了早期版本。這一次，英特爾報(bào)告了圍繞 CFET 制造的最簡(jiǎn)單電路（inverter）的多項(xiàng)改進(jìn)。CMOS inverter 將相同的輸入電壓發(fā)送到堆棧中兩個(gè)器件的柵極，并產(chǎn)生與輸入邏輯相反的輸出。

英特爾組件研究小組首席工程師 Marko Radosavljevic 在會(huì)議前對(duì)記者表示：“inverter 是在單個(gè)鰭片上完成的?！?他說(shuō)，“在最大縮放比例下，它將是普通 CMOS 逆變器尺寸的 50%”。

問(wèn)題在于，將兩個(gè)晶體管堆棧擠入inverter 電路所需的所有互連會(huì)削弱面積優(yōu)勢(shì)。為了保持緊張，英特爾試圖消除連接堆疊設(shè)備時(shí)涉及的一些擁塞。在當(dāng)今的晶體管中，所有連接都來(lái)自設(shè)備本身之上。但今年晚些時(shí)候，英特爾正在部署一種稱為背面供電的技術(shù)，該技術(shù)允許在硅表面上方和下方存在互連。使用該技術(shù)從下面而不是從上面接觸底部晶體管顯著簡(jiǎn)化了電路。由此產(chǎn)生的inverter具有 60 納米的密度質(zhì)量，稱為接觸多晶間距（CPP，本質(zhì)上是從一個(gè)晶體管柵極到下一個(gè)晶體管柵極的最小距離）。如今的 5 nm 節(jié)點(diǎn)芯片的 CPP 約為 50 nm。

此外，英特爾還通過(guò)將每個(gè)器件的納米片數(shù)量從 2 個(gè)增加到 3 個(gè)、將兩個(gè)器件之間的間距從 50 nm 減小到 30 nm，以及使用改進(jìn)的幾何形狀來(lái)連接器件的各個(gè)部分，從而改善了 CFET 堆棧的電氣特性。

三星的秘密武器

三星演示的結(jié)果甚至比英特爾更小，顯示了 48 納米和 45 納米接觸式多晶硅間距 (CPP) 的結(jié)果，與英特爾的 60 納米相比，盡管這些是針對(duì)單個(gè)設(shè)備，而不是完整的inverter。盡管三星的兩個(gè)原型 CFET 中較小的一個(gè)出現(xiàn)了一些性能下降，但幅度并不大，該公司的研究人員相信制造工藝優(yōu)化可以解決這個(gè)問(wèn)題。

三星成功的關(guān)鍵在于能夠?qū)Χ询B式 pFET 和 nFET 器件的源極和漏極進(jìn)行電氣隔離。如果沒(méi)有足夠的隔離，該器件（三星稱之為 3D 堆疊 FET (3DSFET)）將會(huì)泄漏電流。實(shí)現(xiàn)這種隔離的關(guān)鍵步驟是將涉及濕化學(xué)物質(zhì)的蝕刻步驟替換為新型干蝕刻。這使得優(yōu)質(zhì)設(shè)備的產(chǎn)量提高了 80%。

與英特爾一樣，三星從硅下方接觸設(shè)備底部以節(jié)省空間。然而，這家韓國(guó)芯片制造商與美國(guó)芯片制造商的不同之處在于，這家韓國(guó)芯片制造商在每個(gè)配對(duì)設(shè)備中都使用了單個(gè)納米片，而不是英特爾的三個(gè)納米片。研究人員表示，增加納米片的數(shù)量將提高 CFET 的性能。

臺(tái)積電出手

與三星一樣，臺(tái)積電也成功實(shí)現(xiàn)了 48 納米的工業(yè)相關(guān)間距。其器件的獨(dú)特之處包括采用一種新方法在頂部和底部器件之間形成介電層以保持它們的隔離。納米片通常由硅和硅鍺的交替層形成。在工藝的適當(dāng)步驟中，硅-鍺特定蝕刻方法去除該材料，釋放硅納米線。對(duì)于用于將兩個(gè)器件相互隔離的層，臺(tái)積電使用了鍺含量異常高的硅鍺，因?yàn)橹浪绕渌?SiGe 層蝕刻得更快。這樣，在釋放硅納米線之前，可以通過(guò)幾個(gè)步驟構(gòu)建隔離層。

在 2023 年歐洲技術(shù)研討會(huì)期間，臺(tái)積電還展示了有關(guān)即將推出的互補(bǔ) FET (CFET) 技術(shù)的更多詳細(xì)信息。他們指出，CFET 晶體管現(xiàn)已在臺(tái)積電實(shí)驗(yàn)室中進(jìn)行性能、效率和密度測(cè)試。與 GAAFET 相比，CFET 將在所有這些領(lǐng)域提供更好的設(shè)計(jì)，但需要一些額外的制造步驟才能使芯片按預(yù)期工作。同門(mén)同時(shí)強(qiáng)調(diào)，將 p 型和 n 型 FET 集成到單個(gè)器件中，CFET 需要使用高精度和高功率的高數(shù)值孔徑 EUV 掃描儀來(lái)制造。

在去年的VLSI 技術(shù)與電路研討會(huì)上，臺(tái)積電研發(fā)高級(jí)副總裁 Y.J. Mii 博士也分享了對(duì)CFET的看法。如下圖所示，CFET 工藝保留了環(huán)柵納米片的優(yōu)點(diǎn)，同時(shí)垂直制造 pFET 和 nFET 器件。（圖中，pFET 位于底部，nFET 位于頂部。）

在上面描述的反相器邏輯門(mén)的橫截面中，突出顯示了兩個(gè)器件的公共柵極輸入和公共漏極節(jié)點(diǎn)。

下圖詳細(xì)闡述了 CFET 器件堆疊帶來(lái)的工藝開(kāi)發(fā)挑戰(zhàn)，特別是上面強(qiáng)調(diào)的垂直連接所需的高深寬比蝕刻和相關(guān)金屬溝槽填充的需求。

雖然 Mii 博士沒(méi)有具體說(shuō)明，但有關(guān)高 AR 蝕刻和金屬填充的評(píng)論表明臺(tái)積電的研發(fā)重點(diǎn)是單片 CFET 工藝技術(shù)。

CFET，何去何從？

如semiengineering所說(shuō)，CFET 架構(gòu)也帶來(lái)了一系列新的制造步驟（見(jiàn)下圖）挑戰(zhàn)。一種方法是“單片”CFET，將 p 溝道和 n 溝道堆疊在單個(gè)納米片異質(zhì)結(jié)構(gòu)中。在早前的 SPIE 先進(jìn)光刻和封裝會(huì)議上展示的工作中，imec 的 Hsiao-Hsuan Liu 解釋說(shuō)，pMOS 器件通常位于底部，增加的應(yīng)力有助于減少電子和空穴之間的遷移率差異。?

另一種選擇是，“ “順序”CFET，在不同的晶圓上制造 pMOS 和 nMOS 器件，然后使用層轉(zhuǎn)移工藝將兩者結(jié)合在一起。這兩種選擇都不容易，但相對(duì)于現(xiàn)狀來(lái)說(shuō)，兩者都有優(yōu)勢(shì)。

不過(guò)他們強(qiáng)調(diào)，順序 CFET 方法似乎有很多值得推薦的地方。通過(guò)分別處理 pMOS 和 nMOS 器件，制造商能夠獨(dú)立優(yōu)化它們。當(dāng)兩層單獨(dú)處理時(shí)，應(yīng)變工程等性能增強(qiáng)器和 SiGe 等替代通道材料更容易合并。另一方面，使用兩個(gè)單獨(dú)的晶圓會(huì)重復(fù)許多 FEOL 步驟。層轉(zhuǎn)移過(guò)程也顯著增加了成本。

紐約州奧爾巴尼 TEL 技術(shù)中心的 Lars Liebmann 及其同事估計(jì)，單片 CFET 的成本與埋入電源軌的 finFET 工藝的成本大致相同，而順序 CFET 將使晶圓成本額外增加約 12%。imec 和 SOITEC 最近的工作估計(jì)，相對(duì)于納米片晶體管，單片 CFET 的總體成本增加了 15%，而順序 CFET 相對(duì)于納米片增加了 30%。? 因此，許多研究都集中在獨(dú)家單片 CFET。

不過(guò)，這項(xiàng)工作僅僅是一個(gè)開(kāi)始。因?yàn)橥暾膯纹?CFET 工藝的開(kāi)發(fā)將進(jìn)一步提高整體縱橫比，因?yàn)樾枰趦蓚€(gè)器件之間插入絕緣體。這將需要進(jìn)一步提高蝕刻選擇性。

與許多其他流程決策一樣，特定設(shè)備制造商的需求可能會(huì)發(fā)揮作用。成本控制和整體器件密度可能有利于單片 CFET，而順序器件可能提供卓越的性能。不過(guò)，由于將圖案化有源器件層從一個(gè)晶圓轉(zhuǎn)移到另一晶圓上存在困難，因此更簡(jiǎn)單的順序 CFET 工藝是否會(huì)轉(zhuǎn)化為更高的良率尚不清楚。

審核編輯：黃飛