Innovus教程：輸出用于LVS的Verilog網(wǎng)表文件 各種控制選項(xiàng)

《Innovus教程 - 輸出用于LVS的Verilog網(wǎng)表文件 各種控制選項(xiàng)》

輸出用于LVS的Verilog網(wǎng)表文件

如何導(dǎo)出Verilog網(wǎng)表用于Calibre做LVS？

命令：

deleteEmptyModule

saveNetlist

-includePhysicalCell $FILLER_CELL_WITH_METAL

./dataout/$DESIGN_NAME.output.lvs.v

這里的$FILLER_CELL_WITH_METAL主要指的是Decap這種有MOS管的Physical Only Cell，當(dāng)然如果有其他的Physical Only Cell，內(nèi)部有MOS管的，也是要加進(jìn)去的。更多LVS相關(guān)細(xì)節(jié)在網(wǎng)易云課堂視頻教程中有講解。

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Calibre DRC版圖物理驗(yàn)證教程

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Calibre LVS ERC教程--一鍵搞定

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擴(kuò)展1 - 如何/為什么要?jiǎng)h除空的Module?

有時(shí)候網(wǎng)表中可能會有一些空的module（在網(wǎng)表中體現(xiàn)為Module下面沒有Cell或者準(zhǔn)確說沒有含MOS管的有效器件），而它們在版圖里面也是不存在的，因此LVS的時(shí)候會報(bào)source里面能找到，但是版圖里面沒有找到。為了解決這個(gè)問題，可以在導(dǎo)出網(wǎng)表前輸入下面的命令來刪除這些空module:

deleteEmptyModule

擴(kuò)展2 - 如何在網(wǎng)表中導(dǎo)出某種Physical only的Cell?

如果Design中有任何Physical only的Cell，它們實(shí)際上內(nèi)部是有MOS管的，那么導(dǎo)出網(wǎng)表的時(shí)候都需要用-includePhysicalCell來把它們導(dǎo)出（這里用變量$PO_CELLS_WITH_MOS來表示），否則會報(bào)版圖里面能找到它們，而Source里面沒有的問題：

saveNetlist -includePhysicalCell "$PO_CELLS_WITH_MOS"

../IOs/$DESIGN_NAME.output.lvs.v

除了前面說過的Decap你可以想一想還有哪些內(nèi)部有MOS管的Physical Only Cell需要導(dǎo)出。

擴(kuò)展3 - 如何在導(dǎo)出的網(wǎng)表中split bus?

如果Design里面有Macro，比如SRAM，在SRAM的.sp網(wǎng)表中所有的pin都是單個(gè)bit聲明的，那么在導(dǎo)出網(wǎng)表的時(shí)候我們必須把Bus來flatten成單個(gè)的bit，加上選項(xiàng)-flattenBus即可，否則在做完v2lvs之后做LVS的時(shí)候會這些bus和pin不匹配的問題。

saveNetlist -includePhysicalCell "$PO_CELLS_WITH_MOS"

-flattenBus

../IOs/$DESIGN_NAME.output.lvs.v

擴(kuò)展4 - Innouvs是否會把Floating的output pin導(dǎo)出到網(wǎng)表？是否影響LVS結(jié)果？

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審核編輯 ：李倩