不同的Verilog代碼功耗與面積(PPA)差距能有多大？

ISP模塊中的同樣功能，兩份代碼，仿真功能都是OK的，區(qū)別是多打了一拍。PCLK時鐘30MHz，且兩個hsync脈沖之間的blanking是滿足line_buf中數(shù)據(jù)移位輸出的，如果不滿足呢，那就必須多鎖存一拍。

此處，在blanking時間必足夠的情況下，經(jīng)驗(yàn)豐富的老鳥可以敏銳發(fā)現(xiàn)問題，右下代碼重復(fù)鎖存，可能有提高timing的效果但并不明顯，同時也浪費(fèi)了19200個寄存器，存在面積浪費(fèi)，那么實(shí)戰(zhàn)一下，來對比下PPA的區(qū)別，結(jié)果一定讓你“驚喜”。

優(yōu)化前能跑25ns周期，即頻點(diǎn)最大可到40MHz，

優(yōu)化后能跑20ns周期，即頻點(diǎn)最大可到50MHz，Performance性能提高25%。

PR結(jié)果：

RTL優(yōu)化前如下：Density:59.67%，Gates=427032 Cells=65286 Area=3214018.7 um^2

RTL優(yōu)化后如下：Density:36.29%，Gates=259699 Cells=48340 Area=1954598.6 um^2

PR結(jié)論：gate從427032門降低到了259699門，節(jié)省了40%面積。在布線面積足夠、timing都滿足情況下，本次RTL優(yōu)化節(jié)省了30%功耗、40%面積。

RTL設(shè)計(jì)優(yōu)化永遠(yuǎn)止境，ICer要反復(fù)思考，追求PPA極致。

審核編輯：劉清