晶圓級封裝之五大技術(shù)要素

追溯芯片封裝歷史，將單個(gè)單元從整個(gè)晶圓中切割下來再進(jìn)行后續(xù)封裝測試的方式一直以來都是半導(dǎo)體芯片制造的“規(guī)定模式”。然而，隨著芯片制造成本的飛速提升以及消費(fèi)市場對于芯片性能的不斷追求，人們開始意識到革新先進(jìn)封裝技術(shù)的必要性，因此， 晶圓級封裝誕生了。

晶圓級封裝（Wafer Level Packaging，縮寫WLP）是一種先進(jìn)的封裝技術(shù)，因其具有尺寸小、電性能優(yōu)良、散熱好、成本低等優(yōu)勢，近年來發(fā)展迅速。根據(jù)Verified Market Research 研究數(shù)據(jù)，晶圓級封裝市場 2020 年為 48.4 億美元，預(yù)計(jì)到 2028 年將達(dá)到 228.3 億美元，從 2021 年到2028 年的復(fù)合年增長率為 21.4%。

不同于傳統(tǒng)封裝工藝，晶圓級封裝是在芯片還在晶圓上的時(shí)候就對芯片進(jìn)行封裝，保護(hù)層可以黏接在晶圓的頂部或底部，然后連接電路，再將晶圓切成單個(gè)芯片。

晶圓級封裝技術(shù)與打線型（Wire-Bond）和倒裝型（Flip-Chip）封裝技術(shù)相比 ，能省去打金屬線、外延引腳（如QFP）、基板或引線框等工序，所以具備封裝尺寸小、電氣性能好的優(yōu)勢。

封裝行業(yè)的領(lǐng)跑者們大多基于晶圓模式來批量生產(chǎn)先進(jìn)晶圓級封裝產(chǎn)品，不但可利用現(xiàn)有的晶圓級制造設(shè)備來完成主體封裝制程的操作，而且讓封裝結(jié)構(gòu)、芯片布局的設(shè)計(jì)并行成為現(xiàn)實(shí)，進(jìn)而顯著縮短了設(shè)計(jì)和生產(chǎn)周期，降低了整體項(xiàng)目成本。

相比于傳統(tǒng)封裝，晶圓級封裝具有以下優(yōu)點(diǎn)：

1、封裝尺寸小

由于沒有引線、鍵合和塑膠工藝，封裝無需向芯片外擴(kuò)展，使得WLP的封裝尺寸幾乎等于芯片尺寸。

2、高傳輸速度

與傳統(tǒng)金屬引線產(chǎn)品相比，WLP一般有較短的連接線路，在高效能要求如高頻下，會(huì)有較好的表現(xiàn)。

3、高密度連接

WLP可運(yùn)用數(shù)組式連接，芯片和電路板之間連接不限制于芯片四周，提高單位面積的連接密度。

4、生產(chǎn)周期短

WLP從芯片制造到、封裝到成品的整個(gè)過程中，中間環(huán)節(jié)大大減少，生產(chǎn)效率高，周期縮短很多。

5、工藝成本低

WLP是在硅片層面上完成封裝測試的，以批量化的生產(chǎn)方式達(dá)到成本最小化的目標(biāo)。WLP的成本取決于每個(gè)硅片上合格芯片的數(shù)量，芯片設(shè)計(jì)尺寸減小和硅片尺寸增大的發(fā)展趨勢使得單個(gè)器件封裝的成本相應(yīng)地減少。WLP可充分利用晶圓制造設(shè)備，生產(chǎn)設(shè)施費(fèi)用低。

需要強(qiáng)調(diào)的一點(diǎn)是，與打線型封裝技術(shù)不同，用晶圓級封裝用晶圓級封裝技術(shù)來實(shí)現(xiàn)腔內(nèi)信號布線（Internal Signal Routing），有多個(gè)選項(xiàng)：晶圓級凸塊（Wafer Bumping）技術(shù)、再分布層（Re-Distribution Layer）技術(shù)、硅介層（Silicon Interposer）技術(shù)、硅穿孔（Through Silicon Via）技術(shù)等。

先進(jìn)晶圓級封裝技術(shù)，主要包括了五大要素：

①晶圓級凸塊（Wafer Bumping）技術(shù)；

②扇入型（Fan-In）晶圓級封裝技術(shù)；

③扇出型（Fan-Out）晶圓級封裝技術(shù)；

④2.5D 晶圓級封裝技術(shù)（包含IPD）；

⑤3D 晶圓級封裝技術(shù)（包含IPD）。

晶圓凸塊（Wafer Bumping），顧名思義，即是在切割晶圓之前，于晶圓的預(yù)設(shè)位置上形成或安裝焊球（亦稱凸塊）。晶圓凸塊是實(shí)現(xiàn)芯片與 PCB 或基板（Substrate）互連的關(guān)鍵技術(shù)。凸塊的選材、構(gòu)造、尺寸設(shè)計(jì)，受多種因素影響，如封裝大小、成本及電氣、機(jī)械、散熱等性能要求。

印刷型凸點(diǎn)（Printed Bump）技術(shù)、共晶電鍍型落球（Ball Drop with Eutectic Plating）技術(shù)、無鉛合金（Lead-Free Alloy）及銅支柱合金（Copper-Pillar Alloy）凸點(diǎn)技術(shù)，扇入型晶圓級封裝（Fan-In Wafer Level Package，F(xiàn)IWLP）技術(shù)，業(yè)內(nèi)亦稱晶圓級芯片規(guī)模封裝（Wafer Level Chip Scale Package，WLCSP）技術(shù)，是當(dāng)今各類晶圓級封裝技術(shù)中的主力。近兩年，扇入型晶圓級封裝產(chǎn)品的全球出貨量都保持在每年三百億顆以上，主要供給手機(jī)、智能穿戴等便攜型電子產(chǎn)品市場。

隨著便攜型電子產(chǎn)品的空間不斷縮小、工作頻率日益升高及功能需求的多樣化，芯片輸入/輸出（I/O）信號接口的數(shù)目大幅增加，凸塊及焊球間距（Bump Pitch & Ball Pitch）的精密程度要求漸趨嚴(yán)格，再分布層（RDL）技術(shù)的量產(chǎn)良率也因此越發(fā)受重視。在這種背景下，扇出型封裝（Fan-Out Wafer Level Package，F(xiàn)OWLP） 及扇入扇出混合型（Hybrid Fan-In/Fan-Out）等高端晶圓級封裝技術(shù)應(yīng)運(yùn)而生。

這里我們拓展介紹一下，再分布層（Re-Distribution Layer，RDL）技術(shù)。在晶圓級封裝制程里面， 再分布層技術(shù)主要用于在裸芯（Bare Die）和焊球之間重新規(guī)劃（也可理解為優(yōu)化）信號布線、傳輸?shù)穆窂?，以達(dá)到將晶圓級封裝產(chǎn)品的信號互聯(lián)密度、整體靈活度最大化的目的。RDL 的技術(shù)核心，簡單來說就是在原本的晶圓上附加了一層或多層的橫向連接，用來傳輸信號。

下圖所示為典型的 Chip-First RDL 方案。請注意在這里有兩層電介質(zhì)（Dielectric）材料，用來保護(hù)被其包裹的 RDL 層（可理解為應(yīng)力緩沖）。另外，凸塊冶金（Under Bump Metallurgy，UBM）技術(shù)在這里也派上了用場，來幫助觸點(diǎn)（Contact Pad）支撐焊球、RDL 還有電介質(zhì)。

隨著超高密度多芯片模組（Multiple Chip Module，MCM）乃至系統(tǒng)級封裝（SiP）產(chǎn)品在5G、AI、高性能運(yùn)算、汽車自動(dòng)駕駛等領(lǐng)域的普及，2.5D 和 3D 晶圓級封裝技術(shù)備受設(shè)計(jì)人員青睞。下圖所示為 2.5D（左）和 3D（右）晶圓級封裝技術(shù)。

如上方圖左所示，對 2.5D 晶圓級封裝技術(shù)而言，兩顆芯片的信號互聯(lián)，可以通過再分布層（Re-Distribution Layer，RDL）或者硅介層（Silicon Interposer）技術(shù)來實(shí)現(xiàn)，如上方圖右所示，對 3D 晶圓級封裝技術(shù)而言，邏輯、通訊類芯片如 CPU、GPU、ASIC、PHY 的信號互聯(lián)，也可通過再分布層（RDL）或硅介層（Silicon Interposer）技術(shù)來實(shí)現(xiàn)。但是，3D 堆疊起來的多個(gè)高帶寬存儲(chǔ)（High-Bandwidth Memory，HBM）芯片與其底部的邏輯類芯片的信號互聯(lián)，則由硅穿孔（Through Silicon Via，TSV）技術(shù)來實(shí)現(xiàn)。當(dāng)然，以上幾種互聯(lián)（Interconnect）如何取舍，需按實(shí)際規(guī)格、成本目標(biāo)做 case-by-case 分析。

不論著眼現(xiàn)在，還是放眼未來，隨著 5G、人工智能、物聯(lián)網(wǎng)等大技術(shù)趨勢奔涌而至，在高密度異構(gòu)集成的技術(shù)競賽中，晶圓級封裝技術(shù)必將占有一席之地。示，對 3D 晶圓級

審核編輯 ：李倩