SpinalHDL運(yùn)行VCS+Vivado相關(guān)仿真

本篇文章來(lái)源于微信群中的網(wǎng)友，分享下在SpinalHDL里如何絲滑的運(yùn)行VCS跑Vivado相關(guān)仿真。自此仿真設(shè)計(jì)一體化不是問(wèn)題～

• SpinalHDL 1.7.1 （如果使用 1.7.0 版本，需要每次在 VCS 運(yùn)行前導(dǎo)入 synopsys_sim.setup 文件到仿真目錄）

• Xilinx Vivado 2021.2

• Synopsys vcs-mx_O-2018.09-SP2

• Synopsys Verdi _O-2018.09-SP2

• GCC/GXX 4.8.5

• IDEA 2021

1. 首先將默認(rèn)的 gcc/g++ 切換到 4.8.5 版本

2. 打開(kāi) vivado，在 Tools → Compile Simulation Libraries，選擇仿真器 VCS，其他按需選擇。

3. 選擇 預(yù)編譯庫(kù)保存路徑 以及 VCS 可執(zhí)行路徑。

4. 由于一開(kāi)始選擇了默認(rèn)版本gcc/g++，這里直接使用默認(rèn)執(zhí)行路徑。

5. 下面是筆者的配置圖：

6. Click Compile 等待完成…（3 min的樣子）

7. 結(jié)束后會(huì)有部分編譯失敗，這是因?yàn)?System C 的環(huán)境沒(méi)有配置，但由于該部分組件筆者不會(huì)使用到，便忽略了。

8. 此時(shí)，前面選擇的預(yù)編譯庫(kù)保存路徑下會(huì)出現(xiàn) synopsys_sim.setup 配置文件，用于 vcs 啟動(dòng)前自動(dòng)加載預(yù)編譯庫(kù)。

9. 同時(shí)可以將 ${vivado_install_path}/${verison}/data/verilog/src/glbl.v 復(fù)制到預(yù)編譯庫(kù)的文件夾下，方便后續(xù)使用

1. 使用 IDEA 配置 SpinalHDL 運(yùn)行環(huán)境。

   GitHub - SpinalHDL/SpinalTemplateSbt: A basic SpinalHDL project

2. 以 Template 工程為例，配置 SpinalHDL 調(diào)用 VCS 仿真。

3. 在命令行中用 verdi 打開(kāi)波形，正常打開(kāi)則 VCS 仿真環(huán)境已正常運(yùn)行。

4.以使用 xilinx PLL 為例，為了減少使用 vivado 編譯 ip 后導(dǎo)入（每次不同的設(shè)置都需要重新配置），筆者直接使用 XPM 模板進(jìn)行例化。（可以在 xilinx xpm 手冊(cè)或者是 Tools → Language Templates 中找到）。需要使用 BlackBox 對(duì) XPM 模板進(jìn)行封裝

5.封裝后嘗試一下例化該 PLL 做一個(gè) 二分頻。

6. 在該工程根目錄下，創(chuàng)建名為 synopsys_sim.stup 一個(gè)指向預(yù)編譯庫(kù)的文件。里面填寫(xiě)預(yù)編譯庫(kù)對(duì)應(yīng)生成的 setup 文件的目錄。下面是筆者的 synopsys_sim.setup 文件。

7. SpinalHDL 調(diào)用 VCS 仿真 xilinx ip 前環(huán)境，需要將文件復(fù)制到當(dāng)前仿真目錄(1.7.1不需要手動(dòng)拷貝，1.7.0需要手動(dòng)，注意的是SpinalHDL每次仿真都會(huì)清空仿目錄)。需要注意是：仿真 xilinx ip 需要加入 xilinx 的全局復(fù)位控制（上次沒(méi)加，仿真 DSP 被坑了好久…）

8. 此時(shí)配置完成了，試一下仿真吧~