更小硅幾何尺寸的不斷進(jìn)步使嵌入式設(shè)備(尤其是微處理器)的工作電壓更低。處理器內(nèi)核的工作電壓現(xiàn)在低至 1.2 V,并迅速升至 0.8 V,這對(duì)設(shè)計(jì)人員如何有效地為這些設(shè)備供電提出了挑戰(zhàn)。與使用線性穩(wěn)壓器為低壓設(shè)備供電的傳統(tǒng)方法相反,在這些應(yīng)用中使用開(kāi)關(guān)穩(wěn)壓器可以幫助解決這個(gè)問(wèn)題。根據(jù)系統(tǒng)要求,設(shè)計(jì)人員可以使用各種架構(gòu)來(lái)最大限度地提高開(kāi)關(guān)穩(wěn)壓器的效率。
典型的低功耗嵌入式處理器消耗 300-600 mA。在內(nèi)核電壓為 3.3 V 的老一代處理器中使用開(kāi)關(guān)穩(wěn)壓器幾乎沒(méi)有什么好處。然而,降低核心電壓為提高效率提供了重要機(jī)會(huì),尤其是在由鋰離子電池 (4.2 V) 或 5 V 軌供電時(shí)。例如,4.2 V 系統(tǒng)中的線性穩(wěn)壓器在調(diào)節(jié)到 1.2 V 時(shí)會(huì)浪費(fèi) 1.8 W [(4.2-1.2 V) x 600 mA]。相比之下,開(kāi)關(guān)穩(wěn)壓器在相同電壓下的效率最高可達(dá) 95%條件,這會(huì)給系統(tǒng)增加大量的運(yùn)行時(shí)間。
開(kāi)關(guān)穩(wěn)壓器產(chǎn)生的潛在噪聲、輕負(fù)載時(shí)的低效率以及對(duì)更復(fù)雜控制的需求傳統(tǒng)上阻礙了設(shè)計(jì)人員將此類(lèi)穩(wěn)壓器用于嵌入式處理器。此外,線性穩(wěn)壓器的占地面積更大,使線性穩(wěn)壓成為首選方法。盡管如此,設(shè)計(jì)人員仍可以采用多種技術(shù)來(lái)大大提高開(kāi)關(guān)電源的效率,并使開(kāi)關(guān)穩(wěn)壓器在不同類(lèi)型的設(shè)計(jì)中可行。具有集成控制器、傳輸器件和補(bǔ)償組件的單個(gè) IC 使開(kāi)關(guān)穩(wěn)壓器的設(shè)計(jì)密集度降低,實(shí)施起來(lái)更具成本效益。
標(biāo)準(zhǔn)降壓拓?fù)?/p>
一個(gè)簡(jiǎn)單的降壓開(kāi)關(guān)包括場(chǎng)效應(yīng)晶體管 (FET)、二極管、電感器、電容器和控制器,如圖 1 所示。在此拓?fù)渲姓{(diào)節(jié)輸出電壓涉及改變 FET 柵極上的占空比以增加或減少通過(guò)電感器的電流,一種稱(chēng)為脈沖寬度調(diào)制 (PWM) 的方法。PWM 開(kāi)關(guān)穩(wěn)壓器在滿(mǎn)載運(yùn)行時(shí)的效率可高達(dá) 95% 以上。然而,當(dāng)在輕負(fù)載下運(yùn)行時(shí),開(kāi)關(guān)穩(wěn)壓器的效率會(huì)顯著下降,這對(duì)于在不斷變化的負(fù)載條件下運(yùn)行或需要低電流或睡眠模式的系統(tǒng)來(lái)說(shuō)是不可取的。
圖1
為了克服開(kāi)關(guān)穩(wěn)壓器在輕負(fù)載條件下效率低下的問(wèn)題,設(shè)計(jì)人員可以將穩(wěn)壓器置于脈沖跳躍或脈沖頻率調(diào)制 (PFM) 模式。在 PFM 模式下,開(kāi)關(guān)穩(wěn)壓器中的 FET 僅在輸出電壓低于下限時(shí)工作。這減少了脈沖數(shù)量,進(jìn)而減少了通過(guò) FET、電感器和二極管的開(kāi)關(guān)損耗,從而提高了輕負(fù)載條件下的效率。對(duì)于圖 2 所示的器件,穩(wěn)壓器以大約 100 mA 的電流從 PFM 轉(zhuǎn)換為 PWM,從而在整個(gè)輸出電流范圍內(nèi)最大限度地提高效率。
圖 2
在使用 PFM 穩(wěn)壓器進(jìn)行設(shè)計(jì)時(shí),設(shè)計(jì)人員必須考慮使用它的應(yīng)用。由于切換器的頻率隨輸出負(fù)載而變化,因此切換頻率可能會(huì)降至音頻頻段,這可能會(huì)產(chǎn)生不良噪聲問(wèn)題。幸運(yùn)的是,當(dāng)今市場(chǎng)上可用的某些工具可以確保頻率永遠(yuǎn)不會(huì)進(jìn)入音頻頻帶。盡管這些工具可能會(huì)導(dǎo)致輕負(fù)載下的效率略有下降,但它們可以為設(shè)計(jì)人員節(jié)省無(wú)數(shù)時(shí)間來(lái)消除噪聲問(wèn)題。
同步拓?fù)?/p>
設(shè)計(jì)人員可以使用同步拓?fù)溥M(jìn)一步提高開(kāi)關(guān)的效率,如圖 3 所示。這種拓?fù)淇梢酝ㄟ^(guò)用低 R ds(on) FET 替換二極管來(lái)降低開(kāi)關(guān)損耗和二極管的反向恢復(fù)損耗。
圖 3
在此拓?fù)渲?,同步切換的時(shí)序至關(guān)重要。如果兩個(gè) FET 都導(dǎo)通,則每個(gè)周期都會(huì)損失功率,效率會(huì)受到影響。此外,設(shè)計(jì)人員必須考慮選擇哪些器件。例如,F(xiàn)ET 的柵極電容是一個(gè)重要的變量,因?yàn)樗梢栽诳刂破麝P(guān)閉 FET 后保持低側(cè) FET 導(dǎo)通。在柵極保持充電的短時(shí)間內(nèi),輸入電源直接分流到地。R ds(on)和 FET 的柵極電容將對(duì)這種拓?fù)涞男视绊懽畲螅灰虼?,?yōu)化兩者很重要。
在上述拓?fù)渲?,?dāng)電路板空間非常有限時(shí),使用更高的開(kāi)關(guān)頻率可能是有利的。更高的開(kāi)關(guān)頻率允許設(shè)計(jì)人員使用更小的無(wú)源元件,例如電感器和輸出電容器,這可以降低設(shè)計(jì)成本和整體占位面積。然而,這是以降低效率為代價(jià)的。當(dāng)頻率增加時(shí),F(xiàn)ET 開(kāi)關(guān)的次數(shù)增加,這反過(guò)來(lái)又增加了損耗。此外,較小的電感器和電容器可能會(huì)在輸出電壓上產(chǎn)生較高的紋波。
多相拓?fù)?/p>
為了克服當(dāng)今嚴(yán)格的紋波要求,同時(shí)保持嵌入式設(shè)計(jì)的效率,設(shè)計(jì)人員可以使用多相 DC-DC 開(kāi)關(guān)。這種拓?fù)浣Y(jié)構(gòu)可以降低開(kāi)關(guān)損耗,同時(shí)有效提高穩(wěn)壓器的開(kāi)關(guān)頻率。
例如,考慮連接到負(fù)載 I load的單相 DC-DC 同步開(kāi)關(guān)。通過(guò)每個(gè) FET 的開(kāi)關(guān)損耗為 I 2 R 或 I load 2 * R ds(on)。在多相設(shè)計(jì)中,每個(gè) FET 的開(kāi)關(guān)損耗相同。但是,每相中的電流除以相數(shù)。因此,可以通過(guò)以下方式降低兩相設(shè)計(jì)中的開(kāi)關(guān)損耗:
此外,多相設(shè)計(jì)改善了穩(wěn)壓器的紋波電流和瞬態(tài)響應(yīng)時(shí)間。這會(huì)增加成本和占位面積,因?yàn)楸仨殲槊肯嗵砑右粋€(gè)電感器和兩個(gè) FET,并且控制器變得更大、更復(fù)雜。
縮小選項(xiàng)
電源效率是滿(mǎn)足便攜式產(chǎn)品延長(zhǎng)電池壽命需求的關(guān)鍵。處理器制造商通過(guò)降低工作電壓來(lái)幫助這項(xiàng)工作,但電源必須適應(yīng)以最大限度地提高效率。在決定最高效的電源時(shí),檢查變量以確保電源滿(mǎn)足處理器要求非常重要。電源成本也必須是決策的一部分。
標(biāo)準(zhǔn)降壓開(kāi)關(guān)在 PWM 模式下運(yùn)行時(shí)可提供效率,并且比同步降壓更簡(jiǎn)單,因此是一種更便宜的選擇。但是,二極管會(huì)產(chǎn)生電壓降,從而浪費(fèi)一些功率。同步降壓使用 FET 代替二極管來(lái)降低此電壓降,從而提高效率但成本更高。
當(dāng)處理器處于睡眠模式時(shí),多模式穩(wěn)壓器通過(guò)從 PWM 切換到 PFM 來(lái)提高整個(gè)負(fù)載范圍內(nèi)的效率。這會(huì)增加一些輸出紋波電壓,但只要它保持在處理器的功率規(guī)格范圍內(nèi),就會(huì)顯著提高電池壽命。多相穩(wěn)壓器在保持效率的同時(shí)消除了大部分輸出紋波電壓,但成本也更高。
設(shè)計(jì)人員在為嵌入式處理器設(shè)計(jì)電源時(shí)可以遵循這些指南。所有設(shè)計(jì)都需要權(quán)衡取舍,電源也不例外??紤]到任何設(shè)計(jì)的預(yù)算限制、電源要求和效率目標(biāo),這些策略將有助于縮小選擇范圍,以確定提供三者最佳折衷的電源。
作者:Brian Law,Greg Ferrell
審核編輯:郭婷
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