Integrity?3D-IC平臺助力設(shè)計者實現(xiàn)驅(qū)動PPA目標(biāo)

Cadence Integrity 3D-IC 平臺是業(yè)界首個全面的整體 3D-IC 設(shè)計規(guī)劃、實現(xiàn)和分析平臺，以全系統(tǒng)的視角，對芯片的性能、功耗和面積 （PPA） 進(jìn)行系統(tǒng)驅(qū)動的優(yōu)化，并對 3D-IC 應(yīng)用的中介層、封裝和印刷電路板進(jìn)行協(xié)同設(shè)計。

近幾年，隨著摩爾定律的失效，集成電路的設(shè)計發(fā)展逐漸從傳統(tǒng)的二維平面轉(zhuǎn)向立體，人們獲得了三維帶來的諸多優(yōu)勢，比如：更短的引線、更低的功耗、更高的性能和帶寬、更小的封裝尺寸、以及更好的良率，但同時三維設(shè)計也帶來了新的挑戰(zhàn)：例如設(shè)計的聚合與管理、額外的系統(tǒng)級驗證等。

過去行業(yè)中的解決方案多借助于點工具搭建的流程，裸片和裸片、裸片和封裝之間的設(shè)計缺少聯(lián)系，無法進(jìn)行早期的探索和獲得反饋。為了使集成后的系統(tǒng)仍能滿足設(shè)計要求，必須過度設(shè)計以留下余量，造成性能受限并且成本高昂。

Cadence 在 2021 年推出的 Integrity? 3D-IC 平臺，正是為了應(yīng)對這些挑戰(zhàn)而設(shè)計。

Cadence Integrity? 3D-IC 平臺集成了 3D 設(shè)計規(guī)劃與物理實現(xiàn)，能夠支持系統(tǒng)級的早期和簽核分析，全面完整地助力設(shè)計者實現(xiàn)由系統(tǒng)來驅(qū)動的 PPA 目標(biāo)。

3D-IC的流程包括從系統(tǒng)級規(guī)劃，到單個芯片物理實現(xiàn)，再到系統(tǒng)級分析和驗證。

今天我們主要介紹：

Cadence Integrity? 3D-IC 系統(tǒng)級規(guī)劃

1.系統(tǒng)級規(guī)劃和優(yōu)化

2.系統(tǒng)連接性檢查

3.Integrity 3D-IC 與系統(tǒng)分析工具的融合

1. 系統(tǒng)級規(guī)劃和優(yōu)化

芯片的堆疊

Feedthrough 的插入

Bump 的規(guī)劃與優(yōu)化

3D 圖形界面

在傳統(tǒng)的 3D-IC 設(shè)計當(dāng)中，系統(tǒng)級規(guī)劃通常是通過人工規(guī)劃來實現(xiàn)的。這使得系統(tǒng)級的更新需要比較長的迭代周期。Integrity 3D-IC 系統(tǒng)級規(guī)劃工具可自動高效地實現(xiàn)芯片的堆疊、feedthrough 的插入、Bump 的規(guī)劃和優(yōu)化等功能。工具可以實時顯示每個操作的結(jié)果，讓用戶對于設(shè)計的結(jié)果一目了然。

與此同時，TCL 命令的引入讓用戶可以像使用數(shù)字后端工具一樣，通過腳本來進(jìn)行系統(tǒng)設(shè)計和定制自動化流程。這也是 Integrity 3D-IC 平臺最為突出的特點之一。

芯片的堆疊：

在 Integrity 3D-IC 當(dāng)中，用戶可以在圖形界面上或者 TCL 命令輕松地更改芯片的擺布和堆疊。Integrity 3D-IC 支持所有的堆疊方式，包括 Face-to-Face， Face-to-Back， Back-to-Back 和 Back-to-Face。堆疊方式更新的結(jié)果也能夠?qū)崟r顯示在圖形界面上。

Feedthrough 的插入：

系統(tǒng)的輸入輸出通常存在于封裝上，上層芯片輸入輸出信號有時候需要穿過下層芯片，而并不與下層芯片發(fā)生數(shù)據(jù)交換，這樣的路徑我們稱為 feedthrough。比如在下圖所示的系統(tǒng)中，bottom_die 當(dāng)中的路徑A起到了連接 top_die 和封裝 PKG 的作用。這樣的路徑就是 feedthrough ：

然而，feedthrough 路徑可能并沒有被插入到下層芯片的邏輯網(wǎng)表當(dāng)中。比如上圖所示路徑A，就可能直接由 PKG 的端口連接到 top_die 的端口。Integrity 3D-IC 提供了自動插入 feedthrough 的功能。

在下圖當(dāng)中，我們列出了一些比較常見的 feedthrough 的插入：

Bump 的規(guī)劃與優(yōu)化：

Bump 的規(guī)劃和芯片當(dāng)中的功能模塊密切相關(guān)。如果 Bump 距離功能模塊的輸入輸出太遠(yuǎn)，會對時序產(chǎn)生不好的影響。Integrity 3D-IC 可以快速地完成基于芯片功能模塊的 Bump 規(guī)劃。用戶可以分區(qū)域指定 Bump pattern（包括Bump cell，Bump pitch，stagger等），從而可以對不同的 power domain 或 IP block 區(qū)域創(chuàng)建不同的 Bump，如下圖所示：

Bump 規(guī)劃完成之后，需要檢查 Bump 之間的連接關(guān)系有沒有交叉的部分。如果發(fā)生交叉，對后續(xù)的 Bump 繞線有比較大的影響。我們最好能夠在系統(tǒng)級規(guī)劃的階段解決交叉的問題，避免繞線完成之后再進(jìn)行迭代。

Integrity 3D-IC 提供了一種自動解決連接交叉的方案：

將比較關(guān)鍵的 Bump 端固定，對另一端進(jìn)行自動優(yōu)化。經(jīng)過優(yōu)化，達(dá)到 Bump 連接交叉比較少的狀態(tài)，從而讓后續(xù) Bump 繞線變得更加容易。

3D圖形界面：

芯片設(shè)計進(jìn)入三維之后，連接關(guān)系也從平面走向立體。Integrity 3D-IC 推出了三維圖形界面，讓 3D-IC 設(shè)計更加直觀具體。

2. 系統(tǒng)連接性檢查

芯片間接口連接性實時自動檢查

系統(tǒng)連接關(guān)系圖

在 3D-IC 設(shè)計中，芯片間接口連接性是非常關(guān)鍵的，會直接影響最后的 LVS 核簽。Integrity 3D-IC 提供了自動檢查和手動檢查兩種方式。

芯片間接口連接性實時自動檢查：

Integrity 3D-IC 提供了實時自動檢查的功能，用來檢查做完 Bump 規(guī)劃和優(yōu)化之后，Bump 的物理連接關(guān)系是不是和邏輯連接關(guān)系一致。這個檢查是實時的，不需要通過LVS簽核工具來進(jìn)行迭代。

如果有懸空的 Bump、Bump offset、不正確的 Bump 物理連接等問題都會被報出來。用戶可以在早期解決這些問題，從而避免在物理實現(xiàn)做完之后才通過 LVS 核簽工具發(fā)現(xiàn)這些問題，增加迭代的周期。這個檢查有一點類似于 Innovus 當(dāng)中的 connectivity check。

系統(tǒng)連接關(guān)系圖：

在系統(tǒng)連接性檢查當(dāng)中，用戶如果想對某一條路徑的連接性進(jìn)行 debug，可以使用 Integrity 3D-IC 的系統(tǒng)連接關(guān)系圖。這個圖可以將特定路徑的全部系統(tǒng)連接關(guān)系顯示出來。用戶可以基于結(jié)果進(jìn)行調(diào)試。

3.

Integrity 3D-IC

與系統(tǒng)分析工具的融合

在做完系統(tǒng)級規(guī)劃之后，我們希望能夠直接進(jìn)入物理實現(xiàn)工具做芯片物理實現(xiàn)，或者進(jìn)入分析和驗證工具做早期系統(tǒng)分析驗證。

Integrity 3D-IC 和 Cadence 的數(shù)字后端工具 Innovus、模擬版圖工具 Virtuoso、封裝設(shè)計工具 Allegro 工具等都實現(xiàn)了不同程度的集成。不同工具之間可以實現(xiàn)數(shù)據(jù)的無損交換和設(shè)計環(huán)境的自由切換。

Integrity 3D-IC 也提供了和部分常用 Cadence 分析工具的接口，包括熱分析工具 Celsius、功耗分析工具 Voltus、靜態(tài)時序分析工具 Tempus、物理驗證工具 Pegasus。工具提供了 Flow Manager 的圖形界面，來方便用戶方便地使用各種分析驗證工具，而不受制于分析驗證工具使用經(jīng)驗這部分內(nèi)容我們后續(xù)會做具體詳細(xì)的介紹，這里就不再贅述。

至此，我們簡單地介紹了 Integrity 3D-IC 系統(tǒng)級規(guī)劃平臺的特點，包括系統(tǒng)級規(guī)劃和優(yōu)化、系統(tǒng)連接性檢查、Integrity 3D-IC 與其他工具的融合。希望 Integrity 3D-IC 能夠方便越來越多工程師的系統(tǒng)設(shè)計，加速優(yōu)秀的芯片產(chǎn)品落地，推動后摩爾時代的發(fā)展。