聯(lián)華電子和Cadence共同合作開發(fā)3D-IC混合鍵合（hybrid-bonding）參考流程

聯(lián)華電子(NYSE：UMC;TWSE:2303)與楷登電子(美國 Cadence 公司，NASDAQ：CDNS)今日共同宣布，采用 Integrity 3D-IC 平臺的 Cadence 3D-IC 參考工作流程已通過聯(lián)電的芯片堆棧技術認證，將進一步縮短產(chǎn)品上市時間。

聯(lián)電的混合鍵合解決方案已經(jīng)做好支持廣泛技術節(jié)點集成的準備，適用于邊緣 AI、圖像處理和無線通信應用。采用聯(lián)電的 40nm 低功耗(40LP)工藝作為片上堆棧技術的展示，雙方合作驗證了該設計流程中的關鍵 3D-IC 功能，包括使用 Cadence 的 Integrity 3D-IC 平臺實現(xiàn)系統(tǒng)規(guī)劃和智能橋突創(chuàng)建。Cadence Integrity 3D-IC 平臺是業(yè)界首款綜合解決方案，在單一平臺中集成了系統(tǒng)規(guī)劃、芯片和封裝實現(xiàn)以及系統(tǒng)分析。

聯(lián)華電子元件技術開發(fā)及設計支援副總經(jīng)理鄭子銘表示：“過去一年，我們的客戶在不犧牲設計面積或增加成本的情況下，尋求設計效能的提升方法，讓業(yè)界對 3D-IC 解決方案的興趣大為提升。成本效益和設計可靠度的提升是聯(lián)電混合鍵合技術的兩大主軸，同時也是此次與 Cadence 合作所創(chuàng)造的成果與優(yōu)勢，未來將可讓共同客戶享受 3D 設計架構(gòu)所帶來的優(yōu)勢，同時大幅減省設計整合所需時間?！?/p>

Cadence 數(shù)字與簽核事業(yè)部研發(fā)副總裁 Don Chan 表示：“隨著物聯(lián)網(wǎng)、人工智能和 5G 應用設計復雜性的日益增加，片上技術自動化對芯片設計師越來越重要。Cadence 3D-IC 工作流程與 Integrity 3D-IC 平臺針對 UMC 的混合鍵合技術進行了優(yōu)化，為客戶提供全面的設計、驗證和實現(xiàn)解決方案，使他們能夠自信地創(chuàng)建并驗證創(chuàng)新的 3D-IC 設計，同時縮短產(chǎn)品推向市場的時間。”

該參考流程以 Cadence 的 Integrity 3D-IC 平臺為核心，圍繞高容量、多技術分層的數(shù)據(jù)庫構(gòu)建而成。該平臺在統(tǒng)一的管理平臺下提供 3D 設計完整的設計規(guī)劃、實現(xiàn)和分析。通過在設計初期執(zhí)行熱能、功耗和靜態(tài)時序分析，可以實現(xiàn) 3D 芯片堆棧中的多個晶粒的同步設計和分析。該流程還支持針對連接精度的系統(tǒng)級布局與原理圖(LVS)檢查，針對覆蓋和對齊的電氣規(guī)則檢查(ERC)，以及在 3D 堆棧設計結(jié)構(gòu)中的熱分布分析。

除了 Integrity 3D-IC 平臺，Cadence 3D-IC 流程還包括 Innovus 設計實現(xiàn)系統(tǒng)，Quantus 寄生提取解決方案，Tempus 時序簽核解決方案，Pegasus 驗證系統(tǒng)，Voltus IC 電源完整性解決方案和Celsius 熱求解器。

審核編輯：湯梓紅