如何有效減少PCB走線之間的串?dāng)_

一理論基礎(chǔ)

當(dāng)兩個(gè)電路彼此靠近時(shí)，由于電路之間的電容性（電場(chǎng)）和電感性（磁場(chǎng)）耦合，在一個(gè)電路中傳播的信號(hào)會(huì)在另一電路中感應(yīng)出信號(hào)。這種現(xiàn)象稱為串?dāng)_。基礎(chǔ)模型如圖1所示。

圖1 微帶線PCB示意圖

兩條微帶線彼此之間距離為s，與接地層（信號(hào)返回平面）之間的距離為d。第一條走線（發(fā)射端）連接幅值為VS，內(nèi)阻為RS的可變電壓源，并端接阻值為RL的負(fù)載電阻。第二條走線（接收端），近端和遠(yuǎn)端分別接阻值為RNE和RFE的負(fù)載電阻。圖2所示為對(duì)上述電路布置的建模。

圖2 微帶線PCB電路模型

發(fā)射端線路上的交變電流IG產(chǎn)生磁場(chǎng)，該磁場(chǎng)引起的磁通量穿透在兩導(dǎo)體的環(huán)路之間，從而在接收電路中感應(yīng)出電壓。我們通過(guò)互感LGR對(duì)此建模，如圖3所示。

圖3 電感耦合電路模型

類(lèi)似地，發(fā)射端線路的交變電壓VG在接收端線路上產(chǎn)生電場(chǎng)），從而在接收器電路中感應(yīng)出電流。我們通過(guò)互容CGR對(duì)此建模，如圖4所示。

圖4 電容耦合電路模型

兩種耦合機(jī)制的疊加可用如圖5所示電路等效。

圖5 接收器電路模型

通過(guò)疊加，近端和遠(yuǎn)端電壓由下式給出：

（1a）

（1b）

在假設(shè)線路在VS（t）的最高有效頻率分量上短路的情況下，發(fā)射端線路上的電壓和電流基本恒定。從而得出，

（2a）

（2b）

因此，

（3a）

（3b）

因此從上述公式我們可知，為了最小化串?dāng)_，我們可以減少：1）源信號(hào)Vs的變化，2）電感耦合LGR，或3）電容耦合CGR。

二驗(yàn)證結(jié)果

為了驗(yàn)證上述結(jié)論，我們做了如下實(shí)驗(yàn)，實(shí)驗(yàn)布置如圖6所示。

圖6 實(shí)驗(yàn)布置

圖7為具有不同電路拓?fù)涞腜CB。

圖7 具有不同電路拓?fù)涞腜CB

研究三種不同的電路拓?fù)?，如?所描述。

表1 電路拓?fù)?/p>

圖8至圖10顯示了發(fā)射端（干擾源）信號(hào)，以及在接收端（敏感源）信號(hào)線上感應(yīng)到的近端和遠(yuǎn)端電壓。

該信號(hào)源的開(kāi)路電壓為1Vpp，1 MHz梯形脈沖信號(hào)，其上升時(shí)間為100 ns，下降時(shí)間為200 ns，占空比為50％。我們?cè)诜桨?中進(jìn)行以下觀察，如圖8所示。

圖8 串?dāng)_感應(yīng)電壓-方案1

對(duì)于近端感應(yīng)電壓，由于上升時(shí)間是下降時(shí)間的兩倍，根據(jù)公式3a，感應(yīng)電壓的大小應(yīng)相差兩倍，實(shí)測(cè)與理論相符。我們還注意到，這兩個(gè)電壓的極性相反，這也可從公式3a得出。對(duì)于遠(yuǎn)端感應(yīng)電壓可以進(jìn)行類(lèi)似的觀察。此外，由于近端電壓的耦合系數(shù)（參考公式3a）為正，因此在上升期間的感應(yīng)電壓也為正。遠(yuǎn)端電壓在上升時(shí)間內(nèi)為負(fù)，表明電感性耦合相對(duì)于容性耦合為主要耦合方式（參見(jiàn)公式3b）。

方案2：使接地層靠近線路，同時(shí)保持線路之間的距離不變，主要減少了電感耦合并導(dǎo)致了感應(yīng)電壓幅值的減小，實(shí)測(cè)如圖9所示。

圖9 串?dāng)_感應(yīng)電壓-情況2

方案3描述了與方案2到地平面的距離不變的情況，但是線之間的距離增加了。如圖10所示，這主要減少了電容耦合，并進(jìn)一步降低了感應(yīng)電壓。

圖10 串?dāng)_感應(yīng)電壓-情況3

串?dāng)_不僅影響信號(hào)完整性，同時(shí)增加電磁兼容風(fēng)險(xiǎn)，因此在PCB設(shè)計(jì)過(guò)程中要時(shí)刻注意關(guān)鍵信號(hào)走線方式，避免額外的噪聲串?dāng)_。

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