0
  • 聊天消息
  • 系統(tǒng)消息
  • 評論與回復
登錄后你可以
  • 下載海量資料
  • 學習在線課程
  • 觀看技術視頻
  • 寫文章/發(fā)帖/加入社區(qū)
會員中心
創(chuàng)作中心

完善資料讓更多小伙伴認識你,還能領取20積分哦,立即完善>

3天內不再提示

何謂 AXI?關于AXI3/AXI4的相關基礎知識

454398 ? 來源:賽靈思 ? 作者:賽靈思 ? 2020-09-27 11:06 ? 次閱讀

引言

近來,幾乎每個賽靈思 IP 都使用 AXI 接口。Zynq?、Zynq MP、MicroBlaze? 和全新的 Versal? 處理器都無一例外使用 AXI 接口。因此,AXI 接口已成為幾乎所有新的賽靈思器件設計中不可或缺的一部分。充分了解其基礎知識對于賽靈思器件的設計和調試都很有幫助。

本篇博文將介紹賽靈思器件上的 AXI3/AXI4 的相關基礎知識。首先,我們將從一些通俗易懂的知識、理論和術語開始講解。

何謂 AXI?

AXI表示Advanced eXtensibleInterface(高級可擴展接口),它是由Arm定義的接口協(xié)議,包含在“高級微控制器總線架構AMBA”標準中。

AXI3/AXI4規(guī)格可通過Arm網(wǎng)站免費獲?。ㄦ溄樱?,因此如果您對其感興趣,我鼓勵您務必下載。

AXI4 接口 (AMBA 4.0) 分 3 種類型:

AXI4 (AXI4-Full):用于滿足高性能存儲器映射需求。

AXI4-Lite:用于簡單的低吞吐量存儲器映射通信(例如,往來于狀態(tài)寄存器的通信)。

AXI4-Stream:用于高速流傳輸數(shù)據(jù)。

注:本文不涵蓋 AXI4-Stream 相關內容。此處“AXI”表示 AXI3、AXI4 和 AXI4-Lite。
注:AXI3 接口與 Full AXI 接口接近。

AXI 讀寫通道

AXI 協(xié)議定義了 5 條通道:

其中 2 條用于讀取傳輸事務

讀地址

讀數(shù)據(jù)

另 3 條用于寫入傳輸事務

寫地址

寫數(shù)據(jù)

寫響應

通道 (channel) 是與 VALID 和 READY 信號關聯(lián)的 AXI 信號的獨立集合。

注:AXI4/AXI3/AXI4-Lite 接口只能用于讀取(僅包含 2 條讀取通道)或者只能用于寫入(僅包含 3 條寫入通道)。

任一通道上發(fā)射的每一條數(shù)據(jù)都稱為一次傳輸 (transfer)。當 VALID 和 READY 信號均居高不下并且時鐘存在上升沿時,就會發(fā)生傳輸。例如,在下圖中,在 T3 處正在發(fā)生傳輸:

AXI 讀取傳輸事務

AXI 讀傳輸事務需要在 2 條讀取信道上發(fā)生多次傳輸。

首先,地址讀通道 (Address Read Channel) 從主設備 (Master) 發(fā)送到從設備 (Slave),以便設置地址和部分控制信號。
然后,此地址的數(shù)據(jù)通過讀數(shù)據(jù)通道 (Read data channel) 從從設備發(fā)送到主設備。
請注意,根據(jù)下圖所示,每個地址中可發(fā)生多次數(shù)據(jù)傳輸。此類型的傳輸事務稱為突發(fā) (burst)。

AXI 寫入傳輸事務

AXI 寫入傳輸事務需要在 3 條讀取信道上存在多次傳輸。

首先,寫地址通道 (Address Write Channel) 從主設備發(fā)送到從設備,以便設置地址和部分控制信號。

然后,此地址的數(shù)據(jù)通過寫數(shù)據(jù)通道 (Write data channel) 從主設備發(fā)射到從設備。

最后,寫入響應通過寫響應通道 (Write Response Channel) 從從設備發(fā)送到主設備,以指示傳輸是否成功。

寫響應通道 (Write Response Channel) 上可能的響應值包括:

OKAY (0b00):正常訪問成功。表示已成功完成正常訪問

EXOKAY (0b01):專屬訪問成功。

SLVERR (0b10):從設備錯誤。已成功訪問從設備,但從設備希望向發(fā)端主設備返回錯誤條件(例如,數(shù)據(jù)讀取無效)。

DECERR (0b11):解碼器錯誤。通常由互連組件生成,用于指示傳輸事務地址處沒有任何從設備

注:讀取傳輸事務同樣包含響應值,但此響應通過讀響應通道 (Read Response Channel) 來發(fā)射

AXI4 接口要求

在 AXI4 規(guī)格中記錄了部分要求。

最值得注意的是:

斷言 VALID (AxVALID/xVALID) 信號時,它必須保持處于已斷言狀態(tài)直至從設備發(fā)出 AxREADY/xREADY 斷言后出現(xiàn)上升時鐘沿為止。

發(fā)送信息的 AXI 接口的 VALID 信號不得從屬于接收該信息的 AXI 接口的 READY 信號。

但是,READY 信號的狀態(tài)可從屬于 VALID 信號

寫響應必須始終位于所屬的寫入傳輸事務中最后一次寫入傳輸之后

讀數(shù)據(jù)必須始終位于數(shù)據(jù)相關的地址之后

從設備必須等待發(fā)出 ARVALID 和 ARREADY 斷言后,才能發(fā)出 RVALID 斷言以指示該有效數(shù)據(jù)可用

聲明:本文內容及配圖由入駐作者撰寫或者入駐合作網(wǎng)站授權轉載。文章觀點僅代表作者本人,不代表電子發(fā)燒友網(wǎng)立場。文章及其配圖僅供工程師學習之用,如有內容侵權或者其他違規(guī)問題,請聯(lián)系本站處理。 舉報投訴
  • 賽靈思
    +關注

    關注

    32

    文章

    1794

    瀏覽量

    131280
  • AXI
    AXI
    +關注

    關注

    1

    文章

    127

    瀏覽量

    16631
  • AXI4
    +關注

    關注

    0

    文章

    20

    瀏覽量

    8894
收藏 人收藏

    評論

    相關推薦

    AXI VIP設計示例 AXI接口傳輸分析

    賽靈思 AXI Verification IP (AXI VIP) 是支持用戶對 AXI4AXI4-Lite 進行仿真的 IP。它還可作為 A
    發(fā)表于 07-08 09:24 ?1801次閱讀

    如何使用AXI VIP在AXI4(Full)主接口中執(zhí)行驗證和查找錯誤

    AXI 基礎第 2 講 一文中,曾提到賽靈思 Verification IP (AXI VIP) 可用作為 AXI 協(xié)議檢查工具。在本次第4講中,我們將來了解下如何使用它在
    發(fā)表于 07-08 09:31 ?2911次閱讀

    XILINX FPGA IP之AXI Traffic Generator

    AXI Traffic Generator IP 用于在AXI4AXI4-Stream互連以及其他AXI4系統(tǒng)外設上生成特定序列(流量)。它根據(jù)IP的編程和選擇的操作模式生成各種類型
    的頭像 發(fā)表于 11-23 16:03 ?2588次閱讀
    XILINX FPGA IP之<b class='flag-5'>AXI</b> Traffic Generator

    看看在SpinalHDL中AXI4總線互聯(lián)IP的設計

    無論是做SOC設計還是FPGA設計,AXI4總線是經(jīng)常提及的。關于AXI4總線關于什么是AXI4總線的定義,網(wǎng)絡上
    發(fā)表于 08-02 14:28

    AXI4接口協(xié)議的基礎知識

    AXI-4 Memory Mapped也被稱之為AXI-4 Full,它是AXI4接口協(xié)議的基礎,其他AXI4接口是該接口的變形。總體而言,AXI-
    的頭像 發(fā)表于 09-23 11:20 ?6077次閱讀
    <b class='flag-5'>AXI4</b>接口協(xié)議的<b class='flag-5'>基礎知識</b>

    一文詳解ZYNQ中的DMA與AXI4總線

    在ZYNQ中,支持AXI-Lite,AXI4AXI-Stream三種總線,但PS與PL之間的接口卻只支持前兩種,AXI-Stream只能在PL中實現(xiàn),不能直接和PS相連,必須通過
    的頭像 發(fā)表于 09-24 09:50 ?5312次閱讀
    一文詳解ZYNQ中的DMA與<b class='flag-5'>AXI4</b>總線

    ZYNQ中DMA與AXI4總線

    ZYNQ中DMA與AXI4總線 為什么在ZYNQ中DMA和AXI聯(lián)系這么密切?通過上面的介紹我們知道ZYNQ中基本是以AXI總線完成相關功能的: 圖
    的頭像 發(fā)表于 11-02 11:27 ?4339次閱讀
    ZYNQ中DMA與<b class='flag-5'>AXI4</b>總線

    深入AXI4總線一握手機制

    本系列我想深入探尋 AXI4 總線。不過事情總是這樣,不能我說想深入就深入。當前我對 AXI總線的理解尚談不上深入。但我希望通過一系列文章,讓讀者能和我一起深入探尋 AXI4。
    發(fā)表于 03-17 21:40 ?25次下載
    深入<b class='flag-5'>AXI4</b>總線一握手機制

    關于AXI4-Stream協(xié)議總結分享

    XI4-Stream跟AXI4的區(qū)別就是AXI4-Stream去除了地址線,這樣就不涉及讀寫數(shù)據(jù)的概念了,只有簡單的發(fā)送與接收說法,減少了延時。由于AXI4-Stream協(xié)議(amba
    的頭像 發(fā)表于 06-23 10:08 ?2314次閱讀

    AXI4 、 AXI4-Lite 、AXI4-Stream接口

    AXI4 是一種高性能memory-mapped總線,AXI4-Lite是一只簡單的、低通量的memory-mapped 總線,而 AXI4-Stream 可以傳輸高速數(shù)據(jù)流。從字面意思去理解
    的頭像 發(fā)表于 07-04 09:40 ?8603次閱讀

    AXI3AXI4寫響應的依賴區(qū)別?

    上面兩圖的區(qū)別是相比AXI3,AXI4協(xié)議需要確認AWVALID、AWREADY握手完成才能回復BVALID。為什么呢?
    的頭像 發(fā)表于 03-30 09:59 ?1100次閱讀

    AXI4協(xié)議五個不同通道的握手機制

    AXI4 協(xié)議定義了五個不同的通道,如 AXI 通道中所述。所有這些通道共享基于 VALID 和 READY 信號的相同握手機制
    的頭像 發(fā)表于 05-08 11:37 ?1229次閱讀
    <b class='flag-5'>AXI4</b>協(xié)議五個不同通道的握手機制

    FPGA AXI4協(xié)議學習筆記(二)

    上文FPGA IP之AXI4協(xié)議1_協(xié)議構架對協(xié)議框架進行了說明,本文對AXI4接口的信號進行說明。
    的頭像 發(fā)表于 05-24 15:05 ?1503次閱讀
    FPGA <b class='flag-5'>AXI4</b>協(xié)議學習筆記(二)

    Xilinx FPGA AXI4總線(一)介紹【AXI4】【AXI4-Lite】【AXI-Stream】

    從 FPGA 應用角度看看 AMBA 總線中的 AXI4 總線。
    發(fā)表于 06-21 15:21 ?2285次閱讀
    Xilinx FPGA <b class='flag-5'>AXI4</b>總線(一)介紹【<b class='flag-5'>AXI4</b>】【<b class='flag-5'>AXI4</b>-Lite】【<b class='flag-5'>AXI</b>-Stream】

    SoC設計中總線協(xié)議AXI4AXI3的主要區(qū)別詳解

    AXI4AXI3是高級擴展接口(Advanced eXtensible Interface)的兩個不同版本,它們都是用于SoC(System on Chip)設計中的總線協(xié)議,用于處理器和其它外設之間的高速數(shù)據(jù)傳輸。
    的頭像 發(fā)表于 05-10 11:29 ?6732次閱讀
    SoC設計中總線協(xié)議<b class='flag-5'>AXI4</b>與<b class='flag-5'>AXI3</b>的主要區(qū)別詳解