SOC芯片的DFT策略的可測(cè)試性設(shè)計(jì)

一、芯片生產(chǎn)過(guò)程所引入的問(wèn)題：

硅片在制程上可能有以下問(wèn)題：

1、污染造成金屬線開(kāi)路

2、突出的金屬導(dǎo)致短路

3、注入摻雜不夠

4、制程或掩膜錯(cuò)誤

5、金屬meta層橋接問(wèn)題

6、過(guò)孔的開(kāi)路問(wèn)題

7、CMOS晶體管常開(kāi)/常關(guān)

8、制程問(wèn)題導(dǎo)致晶體管trans過(guò)慢

以上圖為例，一個(gè)非門(mén)的版圖，可能存在輸入斷開(kāi)，輸入短接至GND，輸入短接至VCC。生產(chǎn)出來(lái)的芯片無(wú)法保證100%沒(méi)問(wèn)題。

制程外可能有如下問(wèn)題：

1、材料缺陷——大塊缺陷（裂紋、晶體缺陷），表面雜質(zhì)（離子遷移）

2、時(shí)間相關(guān)故障——介質(zhì)擊穿、電遷移（線很細(xì)，電流很大，電子沖擊連接處，慢慢接觸部分越來(lái)越細(xì)）

3、封裝故障——接觸點(diǎn)退化、密封泄露

二、硅后測(cè)試

因此在芯片生成后，需對(duì)其進(jìn)行測(cè)試，ATE（自動(dòng)測(cè)試設(shè)備）會(huì)向芯片發(fā)送測(cè)試激勵(lì)，然后比較返回的激勵(lì)與期望激勵(lì)是否一致，不一致的說(shuō)明有問(wèn)題，會(huì)將其定為缺陷芯片，以此將好的芯片區(qū)分出來(lái)。隨著設(shè)計(jì)規(guī)模越來(lái)越大，工藝尺寸越來(lái)越小，?測(cè)試成本不斷提高，為降低測(cè)試成本和難度，提高芯片質(zhì)量和成品率，需要為芯片進(jìn)行可測(cè)試設(shè)計(jì)。

以測(cè)試階段可分為以下三種：

1、Wafer?sort(CP，circuit probe)

測(cè)試wafer上面每個(gè)die的邏輯，該項(xiàng)測(cè)試最完善，封裝前測(cè)試出有問(wèn)題，馬上篩除節(jié)約成本，該階段也稱為CP綜測(cè)。

2、Final Test(FT)：測(cè)試封裝后的芯片

3、Board test：板級(jí)測(cè)試

測(cè)試質(zhì)量的評(píng)價(jià)：

經(jīng)過(guò)測(cè)試后每百萬(wàn)片故障的比例DPM（Defective parts per million），200DPM（0.02%）才符合測(cè)試標(biāo)準(zhǔn)。Defect level計(jì)算公式如下：

其中Y為良率，F(xiàn)C為測(cè)試覆蓋率（Fault Coverage）。

三、SOC芯片的DFT策略：

SOC是在同一塊芯片中集成了CPU、各種存儲(chǔ)器、總線系統(tǒng)、專用模塊以及多種I/O接口的系統(tǒng)級(jí)超大規(guī)模集成電路。ASIC是專用于某一方面的芯片，與SOC芯片相比較為簡(jiǎn)單。由于SOC芯片的規(guī)模比較大、內(nèi)部模塊的類型多樣，因此SOC芯片的DFT面臨諸多問(wèn)題。SOC中不同部分測(cè)試策略也不同：

標(biāo)準(zhǔn)單元——基于SCAN的測(cè)試

存儲(chǔ)器與模擬模塊——BIST

硬核IP、軟核IP——BIST，SCAN

封裝與IO——Boundary Scan

SOC的全面測(cè)試包含以下：

1、DC直流參數(shù)測(cè)試

①VOH/VOL：輸出高/低時(shí)的電壓

②IIH/IIL：輸入高/低時(shí)的電流

③IOH/IOL：輸出高/低時(shí)的電流

④IDDQ：靜態(tài)漏電流測(cè)試

對(duì)CMOS來(lái)說(shuō)，輸入阻抗很大的，輸出阻抗很小的，這要求輸入電流必須在某個(gè)水平之下，而輸出電流必須在某個(gè)水平之上。

2、基于SCAN的測(cè)試

將寄存器替換為可掃描的寄存器（D端輸入插入mux）然后串在一起形成掃描鏈。在測(cè)試模式下，將測(cè)試序列順次移入掃描鏈，這些值經(jīng)過(guò)組合邏輯后，再通過(guò)另一條掃描鏈將結(jié)果傳出。

3、Memory BIST，Logic BIST，Analog test

MBIST用于存儲(chǔ)器測(cè)試，典型的MBIST包含測(cè)試電路用于加載，讀取和比較測(cè)試圖形。目前存在幾種業(yè)界通用的MBIST算法，比如“March”算法、Checkerboard算法等。

LBIST通常用于測(cè)試隨機(jī)邏輯電路，一般采用一個(gè)偽隨機(jī)測(cè)試圖形生成器來(lái)產(chǎn)生輸入測(cè)試圖形，應(yīng)用于器件內(nèi)部機(jī)制；而采用多輸入特征寄存器（MISR）作為獲得輸出信號(hào)產(chǎn)生器。LogicBIST一般用于Scan Based Test的補(bǔ)充。

AnalogBIST則用于模擬電路的自我測(cè)試。

簡(jiǎn)單來(lái)說(shuō)BIST是自己產(chǎn)生激勵(lì)，自己比對(duì)，給出測(cè)試結(jié)果，無(wú)需在ATE上輸入激勵(lì)測(cè)試。

4、Boundary SCAN

邊界掃描可用于測(cè)試PCB或芯片內(nèi)部的互聯(lián)，此外還可作為調(diào)試工具，觀測(cè)芯片內(nèi)部寄存器，配置等功能。ATE上主要是測(cè)試die上的PAD與封裝后金屬引腳互聯(lián)的這一段測(cè)試。

5、function pattern

用于補(bǔ)充SCAN測(cè)試，主要是功能上的測(cè)試。

6、ESD測(cè)試

靜電測(cè)試。

三、DFT在flow中的位置

DFT的主要部分都是在中后端實(shí)現(xiàn)的，前期可以插入DFT類rtl，綜合之后整體插入scan，布局布線后生成ATPG測(cè)試激勵(lì)。

四、Scan Based Test詳細(xì)介紹

rtl中普通的寄存器是不可掃描的，需在D端插入MUX才是可掃描的，這一步可以在DC中加參數(shù)來(lái)自動(dòng)插入。然后將這些寄存器連在一起形成掃描鏈。當(dāng)SE為高電平時(shí)將激勵(lì)從SI端口輸入進(jìn)去，這些激勵(lì)與A/B經(jīng)過(guò)組合邏輯后輸出至Y。

這里還需再了解下Fault模型：

1、Stuck-at?Fault——用于低速測(cè)試

最常見(jiàn)的一類故障模型。它分為"Stuck-at 1"和“Stuck-at 0”，用來(lái)模擬器件間互連的短路和短路故障。

如上圖，要測(cè)試SA1/SA0需要AB端口給出不同的激勵(lì)，工具有算法自動(dòng)推導(dǎo)，這類故障都是在慢速時(shí)鐘下測(cè)試的，統(tǒng)稱DC SCAN。

2、At-Speed Fault——用于高速測(cè)試

這種故障模型主要用于高速的測(cè)試，用片上PLL時(shí)鐘測(cè)試，需要插入OCC電路，OCC的基本原理是在scan shift模式下，選中慢速的ATE時(shí)鐘進(jìn)行l(wèi)oad測(cè)試向量和unload測(cè)試結(jié)果，在capture模式下，對(duì)free-running的PLL clock過(guò)濾篩選launch和capture clock進(jìn)行at-speed測(cè)試，這類測(cè)試統(tǒng)稱AC SCAN。主要分為兩大類：

①Transition Fault Model：

a、STR——Slow to Rise

從0跳變至1，是否存在轉(zhuǎn)換延遲的gate；

b、STF——Slow to Fall

從1跳變至0，是否存在轉(zhuǎn)換延遲的gate；

②Path Delay：

Path Delay: 最大延時(shí)路徑測(cè)試。相對(duì)于transition test想去覆蓋大多數(shù)的function path，delay test更關(guān)注critical timing path，生成delay test pattern，一般需要讀入一個(gè)timing report，里面記錄那些slack非常小的path，工具會(huì)根據(jù)report的begin end point產(chǎn)生pattern。

D算法是Scan Based Test的基礎(chǔ)，可以認(rèn)為是拓?fù)浣Y(jié)構(gòu)測(cè)試中最經(jīng)典的方法，也是最早實(shí)現(xiàn)自動(dòng)化的測(cè)試生成算法之一。它是完備的測(cè)試算法，它可以檢測(cè)非冗余電路中所有可以檢測(cè)的故障。

下面具體說(shuō)明Scan Test工作步驟：

上圖中有兩條掃描鏈：Scan Path1和Scan Path2，左側(cè)的端口為Primary Inputs，右側(cè)的端口為Primary Outputs。

1、Scan Shift，兩條掃描鏈移位in

2、給Primary Inputs Force值

3、觀測(cè)Primary Outputs

4、捕獲虛擬輸出

5、Scan Shift，兩條掃描鏈移位out

時(shí)序圖如下所示：

圖中當(dāng)scan_en為低時(shí)選擇function mode，這里有兩個(gè)時(shí)鐘脈沖，一個(gè)為L(zhǎng)aunch，意思是第一條掃描鏈1的移位寄存器中包含function邏輯，并將相應(yīng)值輸出至Q端，Capture用于掃描鏈2捕獲來(lái)自掃描鏈1的輸出值。

在整個(gè)掃描過(guò)程中實(shí)際上測(cè)試了三部分邏輯：

1、PI到掃描鏈1中間的組合邏輯；

2、掃描鏈1和掃描鏈2中間的組合邏輯；

3、掃描鏈2和PO之間的組合邏輯；

這里還需了解下full scan和near full scan，full scan是一個(gè)時(shí)鐘周期完成capture的掃描鏈，非full scan可能需要多個(gè)時(shí)鐘周期才能將capture值拿到。

OOC電路如下所示，主要用于ATE慢速時(shí)鐘和片上PLL快速時(shí)鐘的動(dòng)態(tài)切換，一般由工具自動(dòng)插入。

SCAN Chain在綜合后插入，工具DFT Compiler已被合并進(jìn)DC中。

插鏈后的網(wǎng)表就可以使用TetraMAX軟件來(lái)生成ATPG以及測(cè)試覆蓋率。

四、BIST詳細(xì)介紹

RAM的BIST如下所示，在測(cè)試模式下由內(nèi)部狀態(tài)機(jī)控制執(zhí)行比較操作，當(dāng)比較失敗時(shí)會(huì)拉高指示信號(hào)。

對(duì)于ROM而言，需要將結(jié)果拿到片外進(jìn)行比較，因?yàn)镽OM中固化的數(shù)據(jù)可能是不一樣的。數(shù)據(jù)經(jīng)過(guò)HASH壓縮后輸出至ATE進(jìn)行比較。Logic BIST與ROM的BIST類似，都需要將結(jié)果拿到ATE上面比較。

對(duì)于存儲(chǔ)器而言，與其相連的前后級(jí)寄存器在SCAN中掃描不到，因此可將前后端用寄存器連接起來(lái)，這樣掃描鏈就可包含了。

五、Boundary Scan

邊界掃描不僅可以測(cè)試板上芯片的連接關(guān)系，也可用于測(cè)試package內(nèi)die的die的互聯(lián)。

JTAG的結(jié)構(gòu)如下圖所示：

當(dāng)然片上可能存在多個(gè)JTAG TAP，可加入選擇信號(hào)來(lái)控制，如下圖所示，有兩個(gè)TAP，Compliance_enable_pin用于選擇使用哪個(gè)JTAG。

boundary scan可在綜合前或綜合后插入，BSD Compiler同樣包含在DC中。

六、靜態(tài)功耗IDDQ

主要是測(cè)靜態(tài)下有沒(méi)有VCC/GND短接在一起，在沒(méi)有寄存器翻轉(zhuǎn)的情況下如果漏電流過(guò)大，可能是輸出短接在GND上，其實(shí)它是ATPG的一部分。

編輯：黃飛

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