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（文章來源：電子設(shè)計(jì)應(yīng)用，作者：劉玲玲；周文；夏宇聞；徐微；邵寅亮）
隨著ASIC電路結(jié)構(gòu)和功能的日趨復(fù)雜，與其相關(guān)的測(cè)試問題也日益突出。在芯片測(cè)試方法和測(cè)試向量生成的研究過程中，如何降低芯片的測(cè)試成本已經(jīng)成為非常重要的問題。DFT（可測(cè)性設(shè)計(jì)）通過在芯片原始設(shè)計(jì)中插入各種用于提高芯片可測(cè)性的邏輯，從而使芯片變得容易測(cè)試，大大降低了芯片的測(cè)試成本。目前比較成熟的可測(cè)性設(shè)計(jì)主要有掃描設(shè)計(jì)、邊界掃描設(shè)計(jì)、BIST（Built In Self Test，內(nèi)建自測(cè)試）等。本文通過對(duì)一種控制芯片的測(cè)試，證明通過采用插入掃描鏈和自動(dòng)測(cè)試向量生成（ATPG）技術(shù)，可有效地簡(jiǎn)化電路的測(cè)試，提高芯片的測(cè)試覆蓋率，大大減少測(cè)試向量的數(shù)量，縮短測(cè)試時(shí)間，從而有效地降低芯片的測(cè)試成本。
基于掃描的DFT方法掃描設(shè)計(jì)的基本原理
時(shí)序電路中時(shí)序元件的輸出不僅由輸入信號(hào)決定，還與其原始狀態(tài)有關(guān)，因此，對(duì)它的故障檢測(cè)比組合電路要困難的多。掃描設(shè)計(jì)就是將時(shí)序電路轉(zhuǎn)化為組合電路，然后使用已經(jīng)很成熟的組合電路測(cè)試生成系統(tǒng)，來完成測(cè)試設(shè)計(jì)。
掃描設(shè)計(jì)可將電路中的時(shí)序元件替換為相應(yīng)的可掃描的時(shí)序元件（也叫掃描觸發(fā)器），然后把它們串起來，形成一個(gè)從輸入到輸出的測(cè)試串行移位寄存器（即掃描鏈），以實(shí)現(xiàn)對(duì)時(shí)序元件和組合邏輯的測(cè)試。
如圖1所示，采用掃描設(shè)計(jì)技術(shù)后，通過掃描輸入端，可以把需要的數(shù)據(jù)串行地移位到掃描鏈的相應(yīng)單元中，以串行地控制各個(gè)單元；同時(shí)，也可以通過掃描輸出端串行地觀測(cè)它們。這樣就消除了時(shí)序電路的不可控制性和不可觀測(cè)性，提高了電路的可測(cè)性。需要注意的是，可測(cè)性設(shè)計(jì)的前提是不能改變?cè)荚O(shè)計(jì)的功能。
掃描設(shè)計(jì)的基本流程
掃描設(shè)計(jì)測(cè)試的實(shí)現(xiàn)過程是：
1） 讀入電路網(wǎng)表文件，并實(shí)施設(shè)計(jì)規(guī)則檢查（DRC），確保設(shè)計(jì)符合掃描測(cè)試的設(shè)計(jì)規(guī)則；
2） 將電路中原有的觸發(fā)器或者鎖存器置換為特定類型的掃描觸發(fā)器或者鎖存器（如多路選擇D觸發(fā)器），并且將這些掃描單元鏈接成一個(gè)或多個(gè)掃描鏈，這一過程稱之為測(cè)試綜合；
3） 測(cè)試向量自動(dòng)生成（ATPG）工具根據(jù)插入的掃描電路以及形成的掃描鏈自動(dòng)產(chǎn)生測(cè)試向量；
4） 故障仿真器（Fault Simulator）對(duì)這些測(cè)試向量實(shí)施評(píng)估，并確定故障覆蓋率情況。
DFT對(duì)芯片的影響
DFT是為了簡(jiǎn)化芯片測(cè)試而采用的技術(shù)，對(duì)芯片的功能沒有影響，但不可避免地會(huì)增加邏輯，對(duì)芯片產(chǎn)生一些影響。
對(duì)芯片面積的影響
DFT以增加邏輯來達(dá)到簡(jiǎn)化測(cè)試的目的，增加的邏輯勢(shì)必會(huì)增加芯片面積。一般，采用DFT會(huì)增加10%“15％的芯片面積。
對(duì)芯片性能的影響
邊界掃描要在每個(gè)輸入輸出端口處插入邊界掃描寄存器（BSC），因此，在正常工作時(shí)，信號(hào)要多通過一個(gè)多路開關(guān)，這就帶來了額外延時(shí)，降低了芯片原本可以達(dá)到的工作頻率。
對(duì)芯片故障覆蓋率的影響
芯片測(cè)試的要求就是要盡可能地將有故障的芯片檢測(cè)出來，從而降低芯片的逃逸率（Escape）。DFT的目的在于方便測(cè)試，提高故障覆蓋率，從而降低逃逸率。故障覆蓋率并非越高越好，因?yàn)樘岣吖收细采w率可能會(huì)大大增加測(cè)試成本，所以應(yīng)該在測(cè)試成本與取得的逃逸率之間進(jìn)行折衷。
對(duì)芯片上市時(shí)間的影響
產(chǎn)品的上市時(shí)間對(duì)于企業(yè)至關(guān)重要，與芯片測(cè)試相關(guān)的影響上市時(shí)間的因素有：測(cè)試電路的設(shè)計(jì)時(shí)間、測(cè)試準(zhǔn)備（ATPG，Test仿真）及工藝測(cè)試時(shí)間。
在上述因素中，測(cè)試電路設(shè)計(jì)時(shí)間的增加無疑會(huì)延遲芯片的上市時(shí)間，但DFT設(shè)計(jì)軟件的不斷完善能夠縮短該設(shè)計(jì)時(shí)間。測(cè)試準(zhǔn)備包括測(cè)試向量的編寫和仿真，一個(gè)高效的測(cè)試向量集可以大大縮短工藝測(cè)試時(shí)間。若不采用DFT技術(shù)，就要付出相當(dāng)長(zhǎng)的時(shí)間來編寫測(cè)試向量集，而且，隨著VLSI的快速發(fā)展，由人工提供測(cè)試向量將越來越不現(xiàn)實(shí)。如果采用DFT技術(shù)，就可以縮短測(cè)試準(zhǔn)備和工藝測(cè)試時(shí)間。因此，從總體上看，DFT是可以縮短芯片上市時(shí)間的。
兩種測(cè)試方法的比較
本文針對(duì)某一種控制芯片，對(duì)采用DFT和不采用DFT的兩種測(cè)試方法進(jìn)行了比較，以說明DFT技術(shù)對(duì)芯片故障覆蓋率及測(cè)試向量集的影響。對(duì)芯片進(jìn)行“結(jié)構(gòu)測(cè)試”時(shí)的測(cè)試激勵(lì)來源有兩種：一種是直接根據(jù)芯片的功能測(cè)試激勵(lì)得到芯片的生產(chǎn)測(cè)試向量；另一種就是采用DFT技術(shù)，通過對(duì)設(shè)計(jì)插入掃描鏈，采用ATPG的方法得到測(cè)試向量。
不采用DFT技術(shù)的芯片測(cè)試測(cè)試工具與測(cè)試流程
Cadence公司的Verifault_XL工具可以統(tǒng)計(jì)一個(gè)測(cè)試向量集能測(cè)出多少故障，從而給出該測(cè)試向量集的故障覆蓋率。采用該工具的測(cè)試流程為：
1） 用芯片功能測(cè)試激勵(lì)中的部分激勵(lì)對(duì)芯片的RTL級(jí)代碼進(jìn)行代碼覆蓋率的測(cè)試；
2） 在激勵(lì)中調(diào)用Verifault的系統(tǒng)任務(wù)，實(shí)現(xiàn)故障的管理、注入等工作；
3） 使用Verilog_XL運(yùn)行本組測(cè)試激勵(lì)，得到Verifault統(tǒng)計(jì)結(jié)果；
4） 根據(jù)統(tǒng)計(jì)結(jié)果報(bào)告的故障覆蓋率調(diào)整測(cè)試激勵(lì)，直至達(dá)到滿足要求的故障覆蓋率；
5） 對(duì)達(dá)到要求的測(cè)試激勵(lì)進(jìn)行測(cè)試向量的提取。
需要注意的是流程中第3步，由于受機(jī)器內(nèi)存的限制，Verifault能復(fù)制的設(shè)計(jì)數(shù)量有限，為了驗(yàn)證所有的prime故障，Verifault會(huì)重復(fù)進(jìn)行多遍測(cè)試（pass），這是對(duì)Verifault仿真時(shí)間影響最大的因素。每測(cè)試完一遍，Verifault會(huì)報(bào)告一次統(tǒng)計(jì)結(jié)果。
測(cè)試結(jié)果
本文經(jīng)過對(duì)測(cè)試激勵(lì)的不斷調(diào)整，最終可達(dá)到的最高故障覆蓋率為81.3%，在時(shí)鐘的下降沿提取測(cè)試向量，得到了超過88萬個(gè)的測(cè)試向量，其位數(shù)為54b。
采用DFT技術(shù)的芯片測(cè)試測(cè)試工具與測(cè)試流程
因?yàn)樵撔酒壿嬍侨皆O(shè)計(jì)，所以采用ATPG+掃描鏈的DFT技術(shù)可以得到高效的測(cè)試向量集和較高的故障覆蓋率。Synopsys公司的DC和TetraMAX工具是完成該可測(cè)性設(shè)計(jì)的最佳選擇。
DC用來完成掃描鏈的插入，同時(shí)生成TetraMAX需要的約束文件（.spf文件）和插入掃描鏈后的網(wǎng)表文件。TetraMAX是用來實(shí)現(xiàn)ATPG的工具，需要與DC配合使用。 采用這些工具的測(cè)試流程為：
1） 首先把不符合可測(cè)性設(shè)計(jì)要求的邏輯模塊從邏輯內(nèi)核中分離出來，保證邏輯內(nèi)核的時(shí)鐘可以直接使用管腳輸入的時(shí)鐘，而非門生時(shí)鐘；
2） 增加test_en端口，以及一些必要的邏輯門；
3） 在綜合后的網(wǎng)表基礎(chǔ)上插入掃描鏈；
4） 使用TetraMAX做ATPG，生成測(cè)試向量；
5） 用得到的測(cè)試向量測(cè)試邏輯內(nèi)核；
在最后一步中，由于TetraMAX生成測(cè)試激勵(lì)的時(shí)候，掃描鏈的數(shù)據(jù)是并行加載的，與實(shí)際情況不同，所以需要重新編寫測(cè)試激勵(lì)對(duì)得到的測(cè)試向量的可靠性進(jìn)行測(cè)試。
測(cè)試結(jié)果
TetraMAX生成的測(cè)試向量共有324個(gè)，其位數(shù)為359b。測(cè)試覆蓋率達(dá)到92.86%。掃描器件的使用以及與DFT相關(guān)的附加邏輯的加入，導(dǎo)致了芯片面積的增長(zhǎng)，據(jù)輸出報(bào)告可知，采用DFT技術(shù)后，芯片面積增加了大約13%。
結(jié)語
通過兩種測(cè)試方法的對(duì)比，可以看到，不采用DFT技術(shù)，不必增加邏輯，但僅使用功能驗(yàn)證時(shí)的測(cè)試激勵(lì)可能無法達(dá)到要求的故障覆蓋率，而且測(cè)試深度（生產(chǎn)測(cè)試用向量）也容易超過測(cè)試機(jī)的存儲(chǔ)量。本文對(duì)該控制芯片進(jìn)行測(cè)試時(shí)，如果不采用DFT技術(shù)，雖然測(cè)試覆蓋率可以達(dá)到80%以上，但測(cè)試向量卻高達(dá)80多萬，若以人工的方法修改測(cè)試向量，將大大延長(zhǎng)芯片開發(fā)周期，推遲芯片上市時(shí)間。采用DFT技術(shù)雖然增加了芯片面積，但可以自動(dòng)生成高效簡(jiǎn)潔的測(cè)試向量，且故障覆蓋率能達(dá)到90%以上，極大地提高了芯片的測(cè)試效率，降低了測(cè)試成本。
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