摩爾定律下一個(gè)10年的關(guān)鍵之3D堆疊技術(shù)

過去50年里，影響最深遠(yuǎn)的技術(shù)成就也許就是晶體管小型化的穩(wěn)步推進(jìn)，它們的集成密度越來越高、功耗越來越低。自從20多年前在英特爾開始職業(yè)生涯以來，我們就一直聽到這樣的警告：這種無窮小的演變即將結(jié)束。然而年復(fù)一年，優(yōu)秀的新型創(chuàng)新成果還在繼續(xù)推動半導(dǎo)體行業(yè)進(jìn)一步發(fā)展。

在這個(gè)過程中，我們工程師需要改變晶體管的架構(gòu)，在提高性能的同時(shí)持續(xù)縮小其面積并降低功耗。帶領(lǐng)我們走過20世紀(jì)下半葉的“平面”晶體管設(shè)計(jì)，在21世紀(jì)10年代前半期被3D鰭狀器件取代。如今，隨著一種新的全環(huán)繞柵極（GAA）結(jié)構(gòu)即將投入生產(chǎn)，這些3D鰭狀器件也即將被取代。但是我們必須看得更遠(yuǎn)，因?yàn)槲覀兛s小這種新型晶體管結(jié)構(gòu)（我們稱之為“RibbonFET”）的能力也有限。

那么，未來的小型化工作要如何開展？我們將繼續(xù)關(guān)注第三維度。我們開發(fā)了可以互相堆疊的實(shí)驗(yàn)裝置，能夠?qū)崿F(xiàn)比原來小30%至50%的邏輯。至關(guān)重要的是，頂部和底部器件分屬N溝道金屬氧化物半導(dǎo)體（NMOS）和P溝道金屬氧化物半導(dǎo)體（PMOS）兩種互補(bǔ)類型，它們是過去幾十年里所有邏輯電路的基礎(chǔ)。我們相信這種3D堆疊的互補(bǔ)金屬氧化物半導(dǎo)體（CMOS）和互補(bǔ)場效應(yīng)晶體管（CFET）將是摩爾定律延續(xù)到下一個(gè)10年的關(guān)鍵。

晶體管的演變

持續(xù)創(chuàng)新是摩爾定律的重要基礎(chǔ)，但每一項(xiàng)改進(jìn)都伴隨著權(quán)衡取舍。要理解這些權(quán)衡以及它們?yōu)槭裁幢厝粚⑽覀円?D堆疊CMOS，我們需要了解一點(diǎn)晶體管運(yùn)行的背景知識。

每種金屬氧化物半導(dǎo)體場效應(yīng)晶體管（MOSFET）都有一套相同的基本部件：柵極疊層、溝道區(qū)、源極和漏極。源極和漏極經(jīng)過化學(xué)摻雜后會富含移動電子（n型）或者缺乏移動電子（p型）。溝道區(qū)的摻雜情況則與源極和漏極相反。

在2011年之前的先進(jìn)微處理器所使用的平面晶體管中，MOSFET的柵極疊層位于溝道區(qū)正上方，目的是將電場投射到溝道區(qū)中。向柵極施加足夠大的電壓（相對于源極）會在溝道區(qū)產(chǎn)生一層移動電荷載流子，從而允許電流在源極和漏極之間流動。

隨著傳統(tǒng)平面晶體管的尺寸縮小，器件物理學(xué)家稱為短溝道效應(yīng)的器件占據(jù)了中心位置?？偟膩碚f，由于源極和漏極之間的距離變得非常小，電流會在不應(yīng)該泄漏的時(shí)候漏過溝道，因?yàn)闁烹姌O會千方百計(jì)耗盡溝道中的電荷載流子。為了解決這個(gè)問題，業(yè)界轉(zhuǎn)向了一種完全不同的晶體管架構(gòu)：鰭式場效應(yīng)晶體管（FinFET）。它從三面將柵極包裹在溝道周圍，以實(shí)現(xiàn)更好的靜電控制。

2011年，英特爾推出了22納米節(jié)點(diǎn)的FinFET，以及第三代酷睿處理器，之后，該器件架構(gòu)一直是摩爾定律的主力。有了FinFET，我們能夠在更低的電壓下工作并進(jìn)一步減少泄露，與上一代平面架構(gòu)相比，在同等性能水平下，功耗可降低約50%。FinFET的切換速度也更快，性能提高了37%。由于導(dǎo)電發(fā)生在“鰭”的兩個(gè)垂直面上，所以與只沿一個(gè)表面導(dǎo)電的平面器件相比，這種器件可以驅(qū)動更多的電流通過給定面積的硅。 ? 不過，在轉(zhuǎn)向FinFET時(shí)，我們也有所舍棄。在平面器件中，晶體管的寬度是由光刻定義的，因此它是一個(gè)非常靈活的參數(shù)。但在FinFET中，晶體管寬度以離散增量的形式出現(xiàn)，一次增加一個(gè)鰭，這種特性往往被稱為“鰭量化”。FinFET雖然可能很靈活，但鰭量化仍然是一個(gè)重要的設(shè)計(jì)約束。它的設(shè)計(jì)規(guī)則和增加更多鰭片以提高性能的愿望會增加邏輯單元的總面積，而且會使將單個(gè)晶體管變成完整邏輯電路的互連堆疊變得更加復(fù)雜。這也增大了晶體管的電容，從而降低了其切換速度。因此，雖然FinFET作為行業(yè)的主力為我們提供了很好的服務(wù)，但我們?nèi)匀恍枰环N更加完善的新方法。正是這種方法將我們引向了下面即將介紹的3D晶體管。

RibbonFET是FinFET面世11年以來，我們的第一款新型晶體管架構(gòu)。其中，柵極完全包圍著溝道，可實(shí)現(xiàn)對溝道內(nèi)電荷載流子更嚴(yán)密的控制，溝道現(xiàn)在是由納米級的硅帶構(gòu)成的。有了這些納米帶（也稱為“納米片”），我們又可以利用光刻技術(shù)按需改變晶體管的寬度了。

解決量化約束后，我們可以為應(yīng)用打造適宜的寬度，進(jìn)而得以平衡功耗、性能和成本。更重要的是，通過堆疊和并行操作納米帶，該器件可以驅(qū)動更多的電流，從而能夠在不增加器件面積的情況下大大提高性能。

我們認(rèn)為RibbonFET是以合理的功率獲得更高性能的最佳選擇，將在2024年推出它們以及其他創(chuàng)新產(chǎn)品，如PowerVia，這是一種背面供電技術(shù)，采用了英特爾20A制造工藝。

堆疊CMOS

平面晶體管、FinFET和RibbonFET有一個(gè)共同點(diǎn)，即它們都采用了CMOS技術(shù)，如前所述，CMOS技術(shù)由n型（NMOS）和p型（PMOS）晶體管組成。20世紀(jì)80年代，CMOS邏輯成為了主流，因?yàn)樗牡碾娏鞅忍娲夹g(shù)（尤其是純NMOS電路）少得多。更少的電流能夠?qū)崿F(xiàn)更高的工作頻率和更高的晶體管密度。

到目前為止，所有CMOS技術(shù)都是將標(biāo)準(zhǔn)NMOS和PMOS晶體管對并排放置。但在2019年IEEE國際電子設(shè)備會議（IEDM）的專題演講中，我們介紹了3D堆疊晶體管的概念，它將NMOS晶體管置于PMOS晶體管之上。次年，在2020年IEEE國際電子設(shè)備會議上，我們展示了第一個(gè)采用這種3D技術(shù)的邏輯電路設(shè)計(jì)，它是一款反相器。結(jié)合適當(dāng)?shù)幕ミB，3D堆疊CMOS方法有效地將反相器的尺寸減半、面積密度加倍，并進(jìn)一步推高了摩爾定律的極限。

利用3D堆疊的潛在優(yōu)勢意味著要解決許多工藝集成挑戰(zhàn)，其中一些挑戰(zhàn)將拓展CMOS制造的極限。

我們利用“自對準(zhǔn)工藝”制造了3D堆疊CMOS反相器，該工藝中，兩個(gè)晶體管均在同一個(gè)步驟中制造。這意味著需要通過外延（晶體沉積）構(gòu)建n型和p型源極與漏極，并為兩個(gè)晶體管添加不同的金屬柵極。通過結(jié)合源極-漏極和雙金屬柵極工藝，我們能夠制造不同導(dǎo)電類型的硅納米帶(p型和n型)來構(gòu)成堆疊的CMOS晶體管對。借助這種方法，我們還可以分別為頂部和底部的納米帶調(diào)整器件的閾值電壓（晶體管開始切換的電壓）。

我們是如何做到這一切的呢？自對準(zhǔn)3D CMOS制造從硅晶圓開始。我們在晶圓上沉積了一層又一層的硅和硅鍺，這種結(jié)構(gòu)稱為“超晶格”。然后，我們用光刻圖案來切除部分超晶格，留下一個(gè)鰭狀結(jié)構(gòu)。超晶格晶體為后續(xù)工作提供了強(qiáng)大的支撐結(jié)構(gòu)。

接下來，我們在超晶格中器件柵極所在的部分上方沉積了一塊“虛擬”多晶硅，以保護(hù)它們免受下一步操作的影響。這一步稱為“垂直堆疊雙源極/漏極工藝”，在頂部納米帶(未來的NMOS器件)的兩端添加摻磷硅，同時(shí)在底部納米帶（未來的PMOS器件）的兩端選擇性地添加硼摻雜硅鍺。之后，我們在源極和漏極周圍放置電介質(zhì)，使它們彼此電隔離。后一步要求我們接下來對晶圓的平整度進(jìn)行完美拋光。

最后，我們要構(gòu)建柵極。首先，我們移除了先前放置的虛擬柵極，露出硅納米帶。接下來，只蝕刻掉硅鍺，釋放出一疊平行的硅納米帶，它們將成為晶體管的溝道區(qū)。然后，我們在納米帶的四周涂上一層具有高介電常數(shù)的極薄的絕緣層。納米帶溝道非常小，并且以這種方式放置，因此我們無法像平面晶體管那樣對它們進(jìn)行有效的化學(xué)摻雜。相反，我們使用了金屬柵極的一種名為“功函數(shù)”的特性來賦予相同的效果。我們用一種金屬圍繞底部納米帶，形成了p摻雜溝道，用另一種金屬圍繞頂部納米帶，形成了n摻雜溝道。由此完成了柵極堆疊，也完成了兩個(gè)晶體管的組裝。

這個(gè)過程看起來很復(fù)雜，但優(yōu)于另一種叫做“順序3D堆疊CMOS”的技術(shù)。后者將NMOS器件和PMOS器件構(gòu)建在兩塊不同的晶圓上，并將二者連接起來，還將PMOS層轉(zhuǎn)移到NMOS晶圓上。相比之下，自對準(zhǔn)3D工藝的制造步驟更少，對制造成本的控制更嚴(yán)格，我們曾在研究中證明過這一點(diǎn)并在2019年IEEE國際電子設(shè)備會議上介紹過。 ? 重要的是，自對準(zhǔn)方法還避免了連接兩個(gè)晶圓時(shí)可能發(fā)生的未對準(zhǔn)問題。盡管如此，人們?nèi)栽谔剿黜樞?D堆疊，以促進(jìn)硅與非硅溝道材料的集成，例如鍺和III-V族半導(dǎo)體材料。隨著將光電子和其他功能緊密整合在單一晶圓上的研究不斷推進(jìn)，這些方法和材料可能會很重要。

新的自對準(zhǔn)CMOS工藝及其創(chuàng)造的3D堆疊CMOS運(yùn)行良好，且似乎有進(jìn)一步小型化的巨大空間。在早期階段，這是非常鼓舞人心的。75納米柵極長度的器件展現(xiàn)了低泄漏、出色的器件可擴(kuò)展性和高通態(tài)電流。另一個(gè)有前途的征兆是：我們已經(jīng)制造出兩組堆疊器件之間最小距離僅為55納米的晶圓。雖然我們得到的器件性能結(jié)果本身并不是最佳紀(jì)錄，但它們確實(shí)可以與采用相同工藝在同一晶圓上制造的單個(gè)非堆疊控制器件媲美。

在開展工藝集成和實(shí)驗(yàn)工作的同時(shí)，我們還在進(jìn)行許多理論、仿真和設(shè)計(jì)研究，以期洞察如何以最好的方式利用3D CMOS。通過這些工作，我們發(fā)現(xiàn)了晶體管設(shè)計(jì)過程中的一些關(guān)鍵問題。尤其是，我們現(xiàn)在知道需要優(yōu)化NMOS和PMOS之間的垂直間距，如果太短會增加寄生電容，如果太長則會增加兩個(gè)器件之間的互連電阻。這兩種極端情況都會導(dǎo)致電路變慢和功耗更高。

許多設(shè)計(jì)研究（如TEL美國研究中心在2021年IEEE國際電子設(shè)備會議上介紹的一項(xiàng)研究）都專注于在3D CMOS有限的空間內(nèi)提供所有必要的互連裝置，并且不顯著增加其組成的邏輯單元的面積。TEL的研究表明，在尋找最佳互連方案方面有很多創(chuàng)新機(jī)會。該研究還強(qiáng)調(diào)，3D堆疊CMOS需要在器件上下都有互連。這種方案稱為“埋入式電源軌”，它采用了為邏輯單元供電但不攜帶數(shù)據(jù)的互連，并將其移至晶體管下方的硅片上。英特爾的PowerVIA技術(shù)正是這樣做的，該技術(shù)計(jì)劃于2024年推出，將在3D堆疊CMOS商業(yè)化過程中發(fā)揮重要作用。

摩爾定律的未來

有了RibbonFET和3D CMOS，我們就有了一條將摩爾定律延續(xù)至2024年以后的清晰道路。在2005年的一次采訪中，戈登?摩爾在被問及他的定律會變成什么樣時(shí)表示：“我不時(shí)驚訝于我們?nèi)〉眠M(jìn)展的能力。一路走來，有好幾次我都以為已經(jīng)走到了盡頭，會逐漸停止，但我們具有創(chuàng)造力的工程師卻想出了解決辦法。”

隨著向FinFET的轉(zhuǎn)變和接踵而來的優(yōu)化、目前RibbonFET的發(fā)展和最終3D堆疊CMOS的發(fā)展，以及無數(shù)與之相關(guān)的封裝改進(jìn)，我們認(rèn)為摩爾先生將再次感到驚訝。

作者：Marko Radosavljevic、Jack Kavalieros ?

編輯：黃飛