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      標簽　>　FPGA設計

      FPGA設計

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      FPGA（Field－Programmable Gate Array），即現(xiàn)場可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎上進一步發(fā)展的產(chǎn)物。

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      FPGA設計簡介

      　　fpga你可以理解成把一堆邏輯器件比如與門，或門，選擇器等放在一個盒子里，盒子周圍就是片子的引腳。通過邏輯編寫，把許多的門和許多選擇器等器件串聯(lián)或并聯(lián)引腳上。就等于把數(shù)電實驗在fpga里面做。

      　　arm的編程指的是c語言或者匯編的編程，arm一條條的讀取語句，順序?qū)崿F(xiàn)其功能。

      　　fpga的編程則完全不同。fpga編程本身指的就是編輯其內(nèi)部的電路結構。fpga運行代碼也不是一條條執(zhí)行的，而是讀入代碼之后就生成了邏輯門結構。這些邏輯門結構是并行運作的。給輸入就同時產(chǎn)生輸出。所以fpga的編程語言叫做hdl（硬件描述語言）。hdl中的語句執(zhí)行是不分先后的。

      FPGA設計百科

      　　FPGA（Field－Programmable Gate Array），即現(xiàn)場可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎上進一步發(fā)展的產(chǎn)物。它是作為專用集成電路（ASIC）領域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點。

      　　開發(fā)

      　　FPGA的開發(fā)相對于傳統(tǒng)PC、單片機的開發(fā)有很大不同。FPGA以并行運算為主，以硬件描述語言來實現(xiàn)；相比于PC或單片機（無論是馮諾依曼結構還是哈佛結構）的順序操作有很大區(qū)別，也造成了FPGA開發(fā)入門較難。目前國內(nèi)有專業(yè)的FPGA外協(xié)開發(fā)廠家，如［北京中科鼎橋ZKDQ-TECH］等。FPGA開發(fā)需要從頂層設計、模塊分層、邏輯實現(xiàn)、軟硬件調(diào)試等多方面著手。

      　　FPGA怎么理解

      　　fpga你可以理解成把一堆邏輯器件比如與門，或門，選擇器等放在一個盒子里，盒子周圍就是片子的引腳。通過邏輯編寫，把許多的門和許多選擇器等器件串聯(lián)或并聯(lián)引腳上。就等于把數(shù)電實驗在fpga里面做。

      　　arm的編程指的是c語言或者匯編的編程，arm一條條的讀取語句，順序?qū)崿F(xiàn)其功能。

      　　fpga的編程則完全不同。fpga編程本身指的就是編輯其內(nèi)部的電路結構。fpga運行代碼也不是一條條執(zhí)行的，而是讀入代碼之后就生成了邏輯門結構。這些邏輯門結構是并行運作的。給輸入就同時產(chǎn)生輸出。所以fpga的編程語言叫做hdl（硬件描述語言）。hdl中的語句執(zhí)行是不分先后的。

      　　工程師談：FPGA設計之硬件

      　　做FPGA也有兩年了，從剛開始的Verilog開始學起，到后來的最小系統(tǒng)，再到颶風II代開發(fā)板設計，到現(xiàn)在的XILINX XC2C系列CPLD開發(fā)，覆蓋了硬件設計底層的一些經(jīng)驗。其實自己很想玩下FPGA的嵌入式，覺得很有前途的，但是后來自己也只是在學校開發(fā)板上過了下癮。談談如何玩FPGA吧

      　　要了解FPGA首先弄懂它的結構，F(xiàn)PGA是基于LUT結構，在器件選型的時候一般是參考它的邏輯單元的大小，然后是功耗和匹配電平的關系，IO口供電電平；內(nèi)部PLL供電電平；所有的FPGA工作電壓都是在3.3V，2.5V，1.2V三者之間選擇，當然一定要弄清楚IO口是基于CMOS還是TTL工藝的，兩者不能混淆。

      　　選好器件后，接下來是原理圖設計。在原理圖設計中一般要注意去耦電容的容值大小，時鐘電路，內(nèi)部鎖相環(huán)電路，下載電路。一般AS下載電路還要注意匹配的配置芯片的大小，在器件手冊上都能查到，所以在設計前一定要通讀對應的器件手冊，一般的配置電路手冊上都有參考，少走很多彎路。設計好原理圖后一般要考慮下面IO口的接法：GCLK/GRST；這些復用的管腳一般不用作普通的IO口。而用作對應的第二功能。

      　　原理圖設計好后重點是PCB的設計，在設計前一定要反復檢查原理圖，是否有原理上的錯誤，一定注意電源電路的設計完整性。對于一般的TQFP封裝的芯片要注意采用雙面板我習慣把電源放在底層，濾波電容也通過過孔置于底層，在設計中當然是先布電源，時鐘，最后布信號線了，其中的一些小的細節(jié)不用我啰嗦了，想必各位比我還厲害了。

      　　完成整個硬件電路板的設計后，接下來就是程序的設計了，這里面靈活性很大，在設計中一定要注意語法的嚴謹性，一個小小的“《=“都會帶來無盡的麻煩，在完成程序設計后，一定要進行時序仿真，我一般是先把模塊分塊利用工具內(nèi)部波形仿真來查看時序，接著采用SIGNAL TAP II進行內(nèi)部邏輯分析，這個花了太多時間了，一個仿真就要幾個小時。所以還是用TESTBENCH比較實際，注意是測試信號建立時間保持時間是否滿足時序要求。

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